図1　開発したHBM3 Gen2メモリはプロセッサとセットで使うことが�Hい　出�Z：Micron Technology

同��によると、�j��模言語モデル（LLM）の学�{に、巨�jな容量で高�]の転送レートを�eつこのメモリを使えば、学�{時間を30%�]縮できるため、これまで3カ月かかっていた学�{が2カ月で済むようになる。�收�AIに��要なLLMは、何�h億という巨�jなパラメータを使うため、それに合わせたプロセッサだけではなく、メモリもそれ相応の����が求められる。つまり、巨�jなニューラルネットワークの演�Qデータを処理するプロセッサと巨�jなメモリは、�k緒に基��に構成されるようになる（図1）。

Micronは、�收�AIによってHBMの��要はますます高まり、2022�Qから2025�Qまでの間に�Q平均成長率CAGR50%以�屬農�長すると予�Rする。サーバーなどのコンピュータはこれまでの�@��ではなくAIに�R��したコンピュータとなり、メモリおよびストレージ容量は�jきく成長するだろうと見ている。

開発した24GBの�j容量は、現在量�桵のHBMの容量よりも50%�jきく、1.2TB/sの転送レートも同様に現在量�桵のHBMよりも50%�]い。また、消�J電��当たりの性�Δ聾什瀑閏劼�HBM2eと比べて2.5倍以�屬世箸靴討い�。

図2　HBMメモリの外形は内�陲�8��スタックしても�k般のメモリ����とそう変わらない　出�Z：Micron Technology

メモリ容量を�\やすため、1β nmプロセス（参考�@料1）で���]した24GビットのDRAMダイを8個スタックし、�U御��のロジック1個をスタックして構成した。ダイ同士を接��するためにTSV (Through Silicon Via) �\術を��いた。��来のHBM3と比べ、TSVの数は約2倍、パッケージの配線や配線間隔などを25%縮小したという。24GB����のパッケージサイズは��来のHBM3と同じ11mm×11mm（図2）。1β nmプロセスによる���]は東広��工場で（参考�@料2）、TSVによるパッケージングは��湾で行っている。

図3　HBM3 Gen2のロードマップ　出�Z：Micron Technology

Micronは今後のHBMのロードマップも発表しており（図3）、来�QにはHBM3 Gen2����でスタックした8個のDRAMダイのスタックから12個のダイをスタックする36GBのHBM3 Gen2を開発、リリースを予定している。HBM3の次はHBM3Eになるだろうと、Vaidyanathan��は語っている。

参考�@料
1. 「Micron、1β nmノードの64GビットのDDR5x-DRAMをサンプル出荷」、セミコンポータル (2022/11/08)
2. 「Micronの広��工場、1β nm����の量�忼荷を祝う」、セミコンポータル (2022/11/22)