図1　TSMCビジネス開発担当SVPのKevin Zhang��(hu━)

微細化チップの実�∨，�15nm�i後で�Vまっていることは最�Zよく��(m┬ng)られるようになった。例えばTSMCの7nmプロセスはIntelの10nmプロセスに�Zいといわれており、メタルピッチはいずれも40数nmである。��に16nmプロセスと称していたFinFETトランジスタを導入してからのプロセス�\術がプロセスノードの数�C(j┤)と、実�∨，箸緑��`が��しくなっている。もはや�∨，糧�細化（配線幅・配線間隔）はほぼ�Vまっており、1次元的な微細化スケーリングは、2次元的なエリア（�C積）スケーリングへと変わった。

同社ビジネス開発のシニアVP、Kevin Zhang��(hu━)（図1）は、それでも微細化�∨，鮖箸辰謄廛蹈札垢凌抱tを表��(j┤)している。ただ、さすがにIntelはnmプロセスとは言わず、7nmプロセス相当のPPA（Performance、Power、Area）であればIntel 7と�}び、TSMCはN7と�}ぶようになった（図2）。ただし、口頭では相変わらず7nm（ナノメートル）という言��を使っている。

図2　TSMCが�Wく微細化の�\術ロードマップ　

AppleのスマートフォンiPhone 13に使われているA14モバイルプロセッサはN5プロセスで�攵�されているが、2020�Qに�攵凮始したN5あたりから研�|開発投�@が����に�\えてきている。�v路を作��した完成ウェーハ価格もN7の2倍�Zくに高�_しており(その分スマホの価格は高くなる)、2022�Qから�攵�が始まったN4、N5プロセスは、さらに高くなることが予�[される。2021�Qには44.65億ドルを投�@し（図3）、今�Qは40〜44億ドルを投�@すると発表しており、2022�Q��2四半期���Q時には、�H分40億ドルに�Zい��(sh┫)になるだろうと述べている。

図3　TSMCの投�@金�Yは�\加の�k��

それでもTSMCは、2005�Qから2040�Qまでエネルギー効率の良い性��指数を?y┐n)歓凜好院璽襪派集修靴討い襦平?）。これは、ムーアの法�Г�ら、エネルギー効率の良いコンピューティング�\術への転換を表現しており、今後もエネルギー効率を�_��するコンピューティングが半導���\術の指導原理（Guiding principle）となる、とKevin��(hu━)は述べている。今の所、2�Qに2倍のペースでエネルギー効率の改��が��いている。

図4　エネルギー効率の良いコンピューティング�\術をベースに半導��は進む

高�_する完成ウェーハ価格をユーザーがどこまで�pけ入れるだろうか。TSMCはメディア向けにはFinFETの次にナノシートを使ったGAA（Gate All Around）などの構�]やカーボンナノシートなどのシリコンの次の半導��のイメージを見せるものの、現実的に厳しい投�@に見合う価格をユーザーが�pけ入れてくれるかどうかはまだ見えていない。現在開発中のN2プロセスには、40〜44億ドルというCapexコストの内の7〜8割を��める、と同社広報スポークスパーソンのNina Kao��(hu━)は述べている。なおZhang��(hu━)は、ナノシートのN2プロセスの開発には��(r┫n)常にコストがかかり、�j(lu┛)きなポケット（財源）が��要だと表現する。

N2プロセスノードが入�}可�Δ砲覆襪里�2024�Q以�Tになる見込みで（図5）、それまでの間はN3プロセスを�Pばしていく。

図5　N2プロセスは2024�Q以�Tを�`�Yに

N3プロセスよりもエネルギー効率を�屬欧�N3Eプロセスは、N5と比べて同じ消�J電��なら�]度は18%改��し、同じ�]度なら消�J電��は34%改��する。ロジック集積度は1.6倍になり、チップ�屬僚言囘戮�1.3倍になると見積もっている。N3は2022�Q後半に量��を始め、N3Eは23�Qの後半に量��する予定である。

FinFETのFinの数をpチャネル、nチャネルで�\やしたり��(f┫)らしたりすることで、消�J電���_��か�]度�_��かを使い分ける��(sh┫)針だ（図6）。例えば、ArmのCortex-72プロセッサコアに��いるFinFET構�]で、2-1 Finでは、N5の2Finと比べ、�C積は0.64にエネルギーは-30%、�]度は+11%になり、3-2Finでは�C積は0.85倍、�]度は+33%、エネルギーは-12%となる。

図6　消�J電��優先か�]度優先かをFin数で��(li│n)�I

ナノシートを�W(w┌ng)��するN2プロセスはまだ開発の真っ最中で、量�巤期を2025�Qに定めてはいるが、N3Eプロセスと比べて、同じ消�J電��で10〜15%の�]度改��、同じ�]度なら25〜30%の消�J電��改��、チップ集積度は1.1倍以�屬箸いχ`�Yを設定している。

TSMCが3次元ICの開発センターをつくばに設立したが、やはりモノリシックだけでこれ以�崙佑�進むにはコストがあまりにもかかりすぎる。N2プロセス以�Tは、コスト的に厳しくなる恐れが出てきた。そこで、チップレットやIPなど複数のダイをパッケージに実�△垢襪箸い�3D-ICも同時に開発しておく��要がある。

同社のこれまでのチップの進�tから見る限り、モノリシックなシリコンダイ�屬暴言僂垢襯肇薀鵐献好真瑤�500億個以�屬砲發覆蝓平�7）、その進�tが進むとしながらも、2.5D/3D-ICとなると、飛躍的に3000億トランジスタ以�屬鮟言僂任�ることになる。

図7　チップレベルからパッケージによってシステムレベルに引き�屬欧蕕譴�

現在は、モノリシックに集積度を高める��(sh┫)向で進んできたが、GAAやナノシート、グラフェンなどが使えるようにするための開発コストが下がらなければ、3D-ICの��(sh┫)向に行くことになる。しかし、もしナノシート、グラフェンなどの材料を�Wく�W定的に���]できるようになると、モノリシックがさらに進�tする可��性はある。今のところはまだどちらが優勢なのかは�T�bできない。TSMCの�\術戦�Sを9月28日（予定）の会�^限定Free Webinarで紹介する。