Micronの232層NANDフラッシュは1Tビットの高集積+2.4GB/sの高�]化
Micron Technologyがこれまで最�Hのセル層数である232層の3D-NANDフラッシュメモリを開発（図1）、それを搭載したCrucialブランドのSSDのサンプル出荷を限定ユーザー向けに始めた（参考�@料1）。量��は2022�Q��になる見込みだ。232層と3ビット/セル�\術でNANDフラッシュは1Tビットのチップと2Tバイトのパッケージ容量を実現できるという。
図1 Micronの開発した232層3D-NANDは高�]化も達成 出�Z： Micron Technology
これまでMicronは、176層のNANDフラッシュを発表しており（参考�@料2、3）、その時は88層のNANDフラッシュ層を2段積むことで176層を実現していた。当時は88層を���]するのに��要な深くてバラつきの少ないエッチングの�@度は、88層が限�cだと語っていたが、その限�cを突破したといえそうだ。
今�vはプロセスにおける層数を116層としたことで、それらを2���_ねて232層を実現した。これまでSamsungは100層��度が���]の限�cと述べており、この限�cも突破したことになる。層数を高めたことで、集積密度は14.6Gビット/mm2となり、同じ3ビット/セル（TLC）の��合����の35~100%の�C積になるとしている。
また読み出しのI/O�]度は、2.4Gバイト/秒と�]い。これはメモリセルアレイを��来4分割（4プレーン）していたのに�瓦靴�、6分割（6プレーン）にすることで高�]化した。�k般に、メモリ容量を�屬欧襪里亦�い、セルまでの�{�`が長くなりアクセスが��くなってしまう恐れがある。このため、セルアレイを複数に分割することで、セルにアクセスするまでの�{�`を�]くし高�]に読み出す工夫をしている。読み出し�]度を�屬欧襪海箸砲茲辰�、低レイテンシで高スループットのデータセンター仕様やAI、��構�]化データベース、クラウドコンピューティングなどに向くとしている。
Micronの高集積3D-NANDフラッシュでは、CMOSトランジスタ構�]の�屬縫瓮皀螢▲譽い魴狙�するCMOS under Array（CuA）を採��している。層数を232層に�\やしたことで、最�j1Tビットのチップを形成できるという。176層の�i世代と比べパッケージサイズを28%小さくし、11.5mm×13.5mmのパッケージに収容できるとしている（参考�@料4）。これにより�i世代より50%高�]の2400MT/秒のONFI（Open NAND Flash Interface）転送�]度を�uている。
参考�@料
1. 「マイクロン、世�c初の232層NANDを出荷開始し、テクノロジー・リーダーシップを拡�j」、Micron (2022/07/27)
2. 「Micron、176層という最高層のNANDフラッシュをサンプル出荷」、セミコンポータル (2020/11/10)
3. 「Micronが176層NANDフラッシュの設��思�[を��らかに」、セミコンポータル(2020/11/19)
4. "First to Market, Second to None: the World’s First 232-Layer NAND", Micron (2022/07/26)
