IBM研�|所が2nmプロセスで500億トランジスタのICチップを試作
��(sh━)ニューヨーク�Ε▲襯丱法爾砲�けるIBM研�|所が2nmデザインのナノシート�\術を使ったトランジスタを開発、このトランジスタを500億個集積したICテストチップを300mmウェーハ�屬忙邵遒靴拭平�1）。IBMは、PowerアーキテクチャのCPUを独�Oに開発しているが、今�Q後半に7nmプロセスのPower10をリリースするため、2nmチップが登場するのは2025�Q以�Tになりそうと見られている。
図1 IBMの2nmトランジスタ 出�Z：IBM Corp.
IBMはこれまで2015�Qに7nmのテストチップ、2017�Qに5nmのテストチップをそれぞれ開発しており、今�vの2nmチップはその次に当たる。
今�v業�c初の2nmデザインICは、現在の7nmチップと比べ、性�Δ�45%高く、消�J電��は75%低いと見積もっている。IBMのプレスリリースに掲載されている「見積もっている」という表現は、まだ実�R値ではなさそうだ。
2nmまで微細にすると、携帯電�Bのバッテリ��命は4倍に長くなり、地球����のエネルギーの1%を消�JしているデータセンターではCO2排出が����(f┫)するとしている。さらに、ノートPCは翻�lが�~単にできるようになり、ブラウジングの�]度も�]くなるという。�O動運転�Zのような�O��システムの応答も高�]になるとしている。
このトランジスタはGAA（Gate All Around）構�]に見えるが（図2）、トランジスタ�霾�にナノシート�\術を使っている、と記�v会見に出席したSemiconductor Digest��集長のPete Singer��(hu━)は述べている（参考�@料1）。図2には6個のトランジスタの���Cを��(j┤)しており、トランジスタ1個に3��のナノシートを含んでおり、�Qナノシートの幅は14nm、高さは5nmだという。トランジスタのゲート長は12nmで、トランジスタ間の分�`にはバルクの誘電��分�`を使っている。EUVリソグラフィでナノシートの幅を15~70nmに加工することができるという。�Qトランジスタのピッチは44nm。
図2 ナノシートトランジスタ���C 6トランジスタを��(j┤)す 出�Z：IBM Corp.
IBMは7nmプロセスの時からEVUを使ってきたが、配線工��や�H層配線工��に適��されてきた。今�vは初めてトランジスタ工��でEUVを使ったとしている。今�vの試作では、スタックトCMOS構成を�Dらなかったが、��(j┤ng)来はありうるとしている。
��(j┤ng)来の量�妌��では、IBMはIntelおよびSamsungとは業��提携を�Tんでおり、彼らとエコシステムを形成しているため、2nmチップの���]はおそらくSamsungになるだろう。
参考�@料
1. IBM Unveils World’s First 2 nm Chip Technology (2021/05/06)
