GlobalFoundriesが22nm FD-SOI�\術を発表した理�y
GlobalFoundriesが16/14nm Fin FET�\術と同等な性�Δ魴eつ22nm FD (Fully-Depleted)-SOI (Silicon on Insulator)�\術をファウンドリとして提供することを発表した。これまでSamsungと�k緒に14nm Fin FET�\術を開発してきただけに、なぜ今この�\術なのか、同社CMOS Platforms Business�靆臘垢妊轡縫�VPのGregg Bartlett��(図1)が電�Bインタビューで答えた。
図1 GlobalFoundries CMOS Platforms ��業�靆臘昂鵐轡縫�VPのGregg Bartlett��
GlobalFoundriesはこれまでスマホ（AppleのiPhoneやSamsungのGalaxy）向けにSamsungのセカンドソースとして、16/14nm Fin FET�\術を開発してきた。しかも、�櫂縫紂璽茵璽��Δ離泪襯燭任海�Fin FETプロセスの量��を立ち�屬欧討�た。しかし、3次元FinFET構�]は、デザインコストが��来の2次元MOSFETプロセスとは異なり、�Wくすることが�Mしかった。
だから「Fin FETを��完するためにFD-SOIを開発した」とGregg Bartlett��は語る。性�Δ�16/14nm Fin FET�\術と同じだから、コストの�Wいアプリケーションでこれと同等の性�Δ魑瓩瓩燭里任△蹐Α�アプリケーションとして、�c�效�のデジタルテレビやセットトップボックス、イメージセンサ、IoT端��、ウェアラブルなどを挙げた。FD-SOI�\術はウェーハコストこそバルクCMOSウェーハより高いものの、��来の2次元MOSFET�\術を使えるため、トランジスタモデルは変わらず、デザインコストも下げられる。この�T果、マスク数も��らせるため、プロセスコストは下がると考えた。
FD-SOI�\術は、すでにSTMicroelectronicsが先行して進めていたが(参考�@料1)、�mい、IBMもSOIを開発しており、GFはIBMマイクロエレクトロニクス�靆腓��A収したため、SOI�\術が�}に入った。
今�v開発した22nm FD-SOIプロセスのプラットフォームは、��来の28nmプレーナプロセスと比べ、チップサイズは20%��り、マスク数は10%��少したという。ファウンドリが提供している3次元プロセスを使うFinFET�\術と比べ、ArF�]浸リソグラフィによるマスク数は半分で済むとしている。FD-SOIは�峅爾離押璽氾徹気廼���層によるチャンネルを閉じ込めるため、リーク電流が下がるという��長を�eつが、0.4V動作が可�Δ任△襪箸いΑ�
今�v、GlobalFoundriesが提供する22nm FD-SOIプラットフォームには4つのサービス����シリーズがある；
1．22FD-ulpプロセス ��低消�J電��（Ultra-Low Power）の��性を�eつFin FET代��プロセスで、�Y��および低価格スマートフォン向け。0.9Vの28nm HKMG（ハイKメタルゲート）プロセスに比べ消�J電��は70%に削��している。
2. 22FD-uhpプロセス ��高性�Α�Ultra-high Performance)な����を�`指すプロセスで、ネットワーク機�_など向け
3. 22FD-ullプロセス ��低リーク電流（Ultra-low leakage）のプロセスで、IoT端��やウェアラブル向け。
4. 22FD-rfaプロセス 高周�Sアナログ（Radio frequency analog）プロセスはワイヤレス�v路を使うLTE-Aモバイルのトランシーバや高次のMIMO（Multiple input multiple output）、Wi-Fiコンボチップ、ミリ�Sレーダなどに向ける。
GlobalFoundriesは、これまでキーカスタマやエコシステムのパートナーと�k緒に設���}法を最適化し、基本�}法と高集積なIPを実証してきた。デザインスターターキットとPDK（プロセス開発キット）の初期バージョンは入�}可�Δ如�2016�Q後半にリスク�攵�を始める予定だ。
FD-SOIやFin FETのプロセスには、トランジスタ性�Δ��屬�り消�J電��が下がるという��長があるが、配線による性�Δ�FinFETプロセスよりも高いという��長がある。これはFinFETの�Hくは、フィンの数によって�j電流を流せるというメリットがあるものの、「配線では3次元化による寄�撻�ャパシタンスが�\えてしまう。この寄�斃椴未鴈~動するため、�j電流を流す��要がある。しかし、FD-SOI�\術だと、�j電流によるドライブは��要なく、その分、消�J電��を極めて低く抑えることができる」と同��は述べる。
さらに微細化を進める場合にもFD-SOI�\術は使えるだろうか。Bartlett��によると、14nm、10nmも可�Δ如�22nmのキーカスタマも��なる微細化に期待しているという。Fin FETは3�妓�からチャンネルを囲むが、FD-SOI�\術は�峅爾�2�妓�からはさむ構�]になっている。それでも不�科�な10nm未満の時代には、4�妓�からの空��層によってチャンネル層を閉じ込めるシリコンナノワイヤーなどが提案されているが、FD-SOIとFinFETの両�気鮖箸┐弌▲肇螢奪�ーなナノワイヤーを使わなくて済む。Bartlett��は「IBMから研�|開発に携わっていたエンジニアが�Hく、10nm以�Tでも使える�\術になりうる」という。
参考�@料
1. STマイクロがファブライト戦�Sを採りながらもIDMにこだわる狙いとは (2013/02/28)
