28nmの次のプロセスノードは、14nm FINFETか20nmプレーナか
Mooreの法�Г離謄�ノロジーノードをスキップする動きが顕著になってきた。Alteraは、ハイエンドのFPGA SoC����Stratix、ミッドレンジのArria����を現在最先端の28nmプロセスで�攵�しているが、この次のプロセスノードをそれぞれ14nm FINFET、20nmプレーナCMOSと、変��(g┛u)する��(sh┫)針を発表した。�����@はいずれも10シリーズと命�@している(図1)。
図1 Alteraの新SoC
UMCが�@��P(y│ng)DK（プロセス開発キット）を提供する���]�\術として、28nmから20nmをスキップして14nm FINFETプロセスへ飛ぶことをすでに発表している(参考�@料1)。今�vのAlteraのハイエンド����Stratixも28nmから14nm FINFETへ飛ぶ。この14nm FINFETプロセスは、Intelが���]するが（参考�@料2）、��(l┐i)確には�@��のファウンドリではなく、Intelとの独��契約の���]委�m（exclusive partnership）になる、とAltera����マーケティング担当シニアディレクタのPatrick Dorsey��(hu━)は述べている。
14nm FINFETプロセスを使うStratix 10の性�Δ蓮�28nmの�i世代Stratix 5ではクロック周�S数が最�j(lu┛)500MHzだったが、14nm FINFETプロセスのシミュレーションでは2倍の1GHzを��(j┤)したという。この時の消�J電��は1.3倍に高くなった。性�Δ�Stratix 5と同じ500MHzに設定すると消�J電��は0.3倍となり、消�J電��を�i世代と同じに設定すると性�Δ�1.4〜1.6倍に向�屬垢�(図2)。
図2 性�Α�消�J電��を�i世代Stratix 5と比較する 出�Z：Altera
Stratix 10には、CPUコアに加え、DSPコア、FPGAロジックエレメントなどを集積している。FPGA�霾�を入出��のトランシーバ�v路として使うことが�Hいが、二�_送�p信の性�Δ箸靴�56Gbpsの性�Δ鰓u(p┴ng)ている。FPGA�霾�は�i世代の4倍の400万ロジックエレメントの集積度を�eつ。DSPは、単�@度の場合に10 TFLOPSと�i世代の10倍の浮動小数点演�Q性�Δ鰓u(p┴ng)ている。
また、SRAMやDRAMを�kつのパッケージ内に2.5次元あるいは3次元で実�△垢覿\術も���△靴討い襪箸いΑ�いわばワイドI/Oのメモリによって、ロジック（Stratix 10）と高�]にやり�Dりすることでシステム処理�]度を向�屬気擦茲Δ箸い��}法だ。
Arria 10シリーズもStratix 10と同様、フルFPGA半導��ではなく、CPUコアやキャッシュメモリ、浮動小数点ユニット�v路などにFPGAを集積したSoCである（図3）。ただし、さまざまなインターフェース�v路を集積し、プログラマブルなFPGA�v路は少ない。演�Q��CPUにはデュアルコアのARM Cortex-A9 MP coreを集積、1.5GHzで動作する。TSMCの20nmLPプロセスを�W(w┌ng)��する。性�Δ板秕嫡J電��を兼ね�△┐榛芭匹離廛蹈札垢世�Dorsey��(hu━)は言う。
図3 Arria 10、FPGAというよりはSoC 出�Z：Altera
いずれのFPGAあるいはSoCについてもAlteraは開発ツールを���Tしている。ハードウエア設���vには、コンパイル時間を1/8に�](m└i)縮できるQuartus II、MathWorksのSimuLinkのモデルベース設��とシミュレーションを�W(w┌ng)��するDSP Designer、ソフトウエア開発�vには、Altera SDK for OpenCLを提供する。これにより設��の�攵掚が向�屬垢襦�
参考�@料
1. ��湾UMC、20nmをスキップ、14nmFINFETプロセスで巻き返し狙う (2013/05/30)
2. Altera、14nmのIntelファウンドリ、55nmフラッシュ、ロードマップを語る (2013/05/02)
