図1　12×10Gbpsから100Gbpsへの変換ブリッジ　出�Z：Tabula

Tabula社の3次元FPGA�\術は、小さなFPGAプレーンを��いて、さらに�j(lu┛)きなロジックゲートの�v路を時分割で消しては再構成を繰り返すものである。チップ�C積が小さくなるというメリットは元々あったが、それ以�崕j(lu┛)きなメリットもある。チップ内配線����を抑えられるため、ロジック検証、タイミング検証を�]時間で済ますことができる。性�ε�にも、例えばクロックを2GHzで統�k的に動作させることも�Mしくない。チップが小さいため、レーシングやクロックスキューなどの問��も�擇犬砲�い。このため設��から検証までのタイミングクロージャが容易になり、設��期間の�]縮につながる。

このチップの最初の応��は、通信基地局での100Gbpsシステムだ(図1)。��来の�j(lu┛)��模なFPGAで100Gbpsシステムを設��することは容易ではない。チップがあまりにも�j(lu┛)きいため、グローバル配線やローカル配線の均�k性が確保できなくなり、クロックスキューやレーシングなどの問��が出てくると、クロック�]度を�屬欧襪海箸��Mしくなる。このため、チップ�屬縫�ロスバースイッチ�v路を集積したり、導光路を設けるシリコンフォトニクス�\術を使ったりする��要があった。いずれもコストが跳ね�屬�る��(sh┫)法だ。

加えて、100Gbpsシリアル伝送の設��は�Mしい。「まず外�陲箸離ぅ鵐織侫А璽垢鬚箸襪燭瓩離薀ぅ鵐拭璽潺諭璽轡腑鵝陛疏�線の終端）の設��が困�Mになるという問��がある。もちろんチップ外のDDR3メモリとのデータのやり�Dりを行うバスのバンド幅がボトルネックになる。オンチップメモリのバンド幅として300Gbps��度は欲しい。こういった広いバス幅を確保したとしても高性�Δ米��陬丱垢魄靴Δ燭瓩凌���(gu┤)が輻輳するバス��合の問��もある」と同社マーケティング担当バイスプレジデントのAlain Bismuth��は言う。

図2　ABAX2 P1チップ　出�Z：Tabula

今�vのABAX2 Pシリーズには、内���v路として、ロジックセルやRAM、MACブロック、配線などを設けている(図2)が、��てのコンポーネントは2GHzのクロックで�W定的に動作しているという。チップ�屬離瓮皀蠅蓮�12ポートと24ポートのI/O、23.3Mバイトの容量を�eつ。メモリとのやり�Dりにおいて、13.8Tバイト/秒というスループットを実現し、複数の100Gbpsの��高�]ストリームをサポートできる。時分割できる最�j(lu┛)のレイヤー数は12層。バーチャルな3次元ICといえる。

このFPGAをプログラムするための設��ツールであるStylusコンパイラ（図3）2.6では、時分割でタイミング検証するため、�Q層ごとにシーケンシャルなタイミングで配��・配線の最適化を検証できる。しかも長い配線を��く�W(w┌ng)��しないため、シーケンシャルなタイミング検証はわずか数�vの反復でタイミングクロージャが可�Δ砲覆襦�RTL出��から合成、配��までのタイミングループが�]くて済むためだ。

図3　Stylusコンパイラでタイミングクロージャが�~単に　出�Z：Tabula

100Gbpsシステムのソリューションをデモするため、リファレンスデザインキットには、12×10Gbpsから100Gbpsポートへの変換ブリッジ(図1)や、4×100Gbpsのスイッチなど5例の�v路を搭載している。

開発ツールStylusコンパイラを使って、このチップで4×100Gbpsのクロスバースイッチを設��した例(図4)がある。14k個のLUT（ルックアップテーブル）を使い、周�S数472MHzで、3ポート、256ビット幅で、288KビットのバッファRAMを動かすことで、104.4Gbpsのデータレートになる。

図4　4×100Gbpsのクロスバースイッチの例

Stylusコンパイラは現在入�}可�Δ砲覆辰燭�、チップであるABAX2 P1は今�Qの��3四半期にサンプル出荷の予定である。

参考�@料
1. インテルの22nmFINFETプロセスをファウンドリとして使うTabula社 (2012/03/01)