SpringSoft家、FPGAボ〖ド浮沮のデバッグ侯度を材渾步するツ〖ルを?yàn)憠劜?/h2>
駱涎をベ〖スにするEDAベンダ〖のSpringSoft家は、FPGAでロジックを寥んだ覺(jué)輪でRTLレベルのデバッグを玲くするための浮沮ツ〖ル、ProtoLink Probe Visualizerを券山した。デバッグにかかる箕粗を染負(fù)できるとしている。
哭1 RTLデバッガのVerdiと寥み圭わせて蝗いバグを材渾步する 叫諾¨SpringSoft
SoCの肋紛が賴しく乖われているかをチェックするための≈浮沮∽侯度が、海やSoCの肋紛侯度箕粗の染尸にも茫するといわれている。ソフトウエア懼で浮沮した稿もロジックが悸狠に瓢くかどうかを澄かめるためにFPGAを蝗ってロジックを寥み、そのロジックが呵介の肋紛と圭っているかどうかを澄千する。このため浮沮侯度はできるだけ玲めたい。さまざまな怠墻浮沮ツ〖ルが判眷してきているが、海攙券山されたツ〖ルはFPGAでRTLを圭喇したロジックのバグをすぐにわかるように材渾步するソフトウエアツ〖ルである。
票家は極瓢デバッグソフトウエアVerdiをすでに瀾墑步しているが、海攙のProbe Visualizerツ〖ルと寥み圭わせて蝗うことで、バグの斧える步を樓渴する。FPGAで俠妄を澄千するために侯瀾するプロトタイプボ〖ドの肋年に箕粗がかかる懼、肋紛のデバッグ侯度に澀妥な材渾步拉が順しかった。海攙のツ〖ルは、驕丸なら眶箕粗かかっていた肋年を眶尸でプロ〖ブできるとしている。
この糠瀾墑は、木囪弄にわかりやすいソフトウエアベ〖スのツ〖ルであり、眶100它サイクルに很った眶1000もの慨規(guī)を材渾步できるようにしているため、FPGAベ〖スのプロトタイプ答饒のデバッグをRTLレベルに畔って斧つけることができる。ここでは、RTLの俠妄をVerdiからドラッグ□ドロップでProbe Visualizerに積ってきて、肋紛のデ〖タベ〖スとの陵簇を拇べる。この肋紛デ〖タベ〖スには、これまでのデバッグのノウハウを眠姥しており、C咐胳から慨規(guī)パスの覺(jué)輪のデ〖タを絡(luò)翁に眠姥している、と票家ロジック浮沮グル〖プシニアディレクタのハワ〖ドˇマオ會(huì)∈哭2の寶∷は揭べる。これらのデ〖タベ〖スとの陵簇を何って慨規(guī)パスを澄千するだけなので、デバッグ侯度は1泣鎳刨で姜わるとしている。
哭2 Spring Soft家シニアディレクタのHoward Mao會(huì)(寶∷、COOのJohnson Teng會(huì)(焊)
このツ〖ルに燒擄しているProtoLink Interfaceカ〖ドには2Gバイトのメモリを烹很しており、鼻嚨攫鼠の剩眶のフレ〖ム尸のデ〖タを瘦賂することができる懼、墓いサイクル眶が澀妥なバグでさえ、詞帽に悄愛(ài)できる。驕丸だとバグが斧つかればRTLベレルまで惟ち手って餞賴するため部刨も浮沮-RTL餞賴を乖き丸しなければならなかったが、このツ〖ルだとデ〖タベ〖スとの粗を乖き丸することで、やり艱りの攙眶を絡(luò)升に負(fù)らすことができる。このようにして、圭喇や芹彌芹俐の粗、呵努步した慨規(guī)を瘦賂することができる。
