アーム社が��実に�x場を拡�j(lu┛)するため��つの新����をARM Forum 2010で発表
最�j(lu┛)�}のIPベンダーである英国のアーム社はARM Forum 2010を11月11日に開��、新����を��つ発表した。このうちハイエンドのグラフィックスIPであるMali-T604グラフィックスプロセッサに関しては記�v会見を開いたため、すでに報�Oしたメディアもある。実際に「今�v発表した新����は��つある」（同社COOのGraham Budd��）。
図1 グラフィックス機�Δ悗陵弋瓩���く
より性�Δ��屬欧燭里�GPU（グラフィックスプロセッサユニット）Mali-T604であるが、残りの二つは、マルチコアによる並�`処理をスムーズに行うやすくするためのバスインターコネクトであるCoreLink、そして�駘�IPとして最適化したCortex-A9を今すぐシリコンにインプリメントするためのパッケージPOP（プロセッサ最適化パック）サービス、である。3〜5�Q後のスマートフォンやタブレットへの応��を考えた����としては、Mali-T604とCoreLink、今すぐタブレットを出荷するためのSoCを作りたい、と考えるユーザーにはPOPサービスの�W(w┌ng)��が可�Δ任△襦�いずれも��来のアーム社の顧客の枠を広げ、数�Q先の����から今すぐ使える����までカバーできるように広げている。
����発表したMali-T604は果てしないグラフィックス性�Δ悗陵弋瓩鳳�えるためのIPだ。同社メディアプロセッシング�靆�����マネージャーのSteve Steele��によると、��来の携帯やスマートフォンと比べ解�掬戮�WVGAからHD����の1080pと比べ5倍以�屬忙\加し、さらにOpenGL ES1.1で設��できる��度のコンテンツから今の要求はその10倍の複雑さに達しているという。しかも携帯機�_(d│)に使うことを考慮に入れると、パワーバジェットとしては平均850mW以下に抑える��要がある。
消�J電��を�屬欧困棒��Δ��屬欧襪燭瓠▲◆璽爐魯泪襯船灰△悗粒板ダ�を�屬欧襪燭瓩離灰鵐團紂璽謄�ング�}法の工夫と、グラフィックス画�Cを表��するためのレンダリングを工夫した。
図2 Mali-T604GPUコアの基本アーキテクチャ
コンピューティング�ξ�を�屬欧襪燭瓠▲轡鵐哀襪�GPUコアの中に3�|類のパイプライン構�]をとり、性�Δ��屬欧襪閥Δ縫侫譽�シビリティも�屬欧訐濕�を採っている。そして最新鋭のプロセッサコアであるCortex-A15とGPU、そしてメモリーを効率よくレイテンシを少なく保つために新����CoreLinkバスで接��する。グラフィックス機�Δ��屬欧襪燭瓠�同時に画�C�屬痢岾─廚筺岷董廚鯏匹蠅弔屬垢燭瓩離轡А璽澄璽灰△�4個並�`に動作させる。それらのコアで実行すべきタスクを割り当て、電��管理も行う役割を�eつのがジョブマネージャーである。
こういったマルチコア、マルチスレッド��(sh┫)式のプロセッサアーキテクチャでは共�~メモリーであるL2キャッシュのコヒーレンシを高めることが�_要なカギを�曚襪海箸砲覆襦�メモリーのコヒーレンシとは、共�~メモリーの内容を�k致させる�\術のこと。マルチコアのような複数のコアで処理する場合、共�~メモリーの内容がコアごとにバラバラでは性�Δ忘垢��j(lu┛)きくなってしまう。このためキャッシュに使うメモリーの内容を同じにしてコアごとのキャッシュミスが��きないようにしておく。このため、共�~メモリーを管理するMMU、そしてメモリーのコヒーレンシを管理するSCU（スヌープ�U(ku┛)御ユニット）を�eつ。これによってシェーダーコア間のコヒーレンシを管理できる。並�`処理としては、最�j(lu┛)256スレッドまで管理できる。
図3 GPUコア1個内も並�`処理している
こういった�H数のシェーダーコアに適した並�`処理をGPUで行うアーキテクチャを構成したことは、実はレンダリング�}法とも関連する。消�J電��を�屬欧覆い燭瓩縫瓮皀蝓爾離丱鵐鰭�を��(f┫)らしているが、そのために1つの画�Cを例えば4×4分割して、分割した�覦茲鬟織ぅ襪扉}び、その�H数のタイルを塗りつぶすために�H数のシェーダーコアで並�`処理する。このタイルベースアーキテクチャを実行するためにマルチスレッド��(sh┫)式の並�`処理を導入した�lだ。
タイルベースアーキテクチャでは、���Q順�M(j━n)に優先度を��め、まず表から見えない�霾�のシェーダーは行わない。次に画�C後ろ�笋砲△覲┐離丱奪�グラウンドを塗りつぶす。そのバックグラウンドに乗っている��徴的な�霾�のタイルを処理する。この��徴的な�霾�がタイル間にまたがっていることが�Hいため、��徴を順位��けしながら��徴のあるタイルだけを処理する。このようにしてレンダリングの��要な�霾�のタイルから順番に���Qしていくことで、無�Gな���Qを行わないように工夫している。
GPUコアはもちろんマルチコアも可�Δ任△蝓∧�数のGPUコアをつなぎ、メモリーのコヒーレンシを確保するためにCoreLinkバスを設��した。CoreLinkバスはアーム社が��来から使っているAMBAバスのハイエンド版ともいえるバスで、AMBA4 キャッシュコヒーレントインターコネクト（CCI-400）と�}んでいる。キャッシュの�W(w┌ng)��効率が高くなりキャッシュミスが��(f┫)る。ソフトウエアでキャッシュのメンテナンスを行う��要もない。
図4 CPUとGPUをつなぎメモリーのコヒーレンシを高めるためのCoreLinkバス
CoreLinkを通じて、GPUからCPUのキャッシュを探しに行くことができ、キャッシュデータの共�~化が�~単になる。このため不要なキャッシングをなくすこともでき、���Q効率が�屬�ることになる。
現実的なソリューションを欲しい顧客に向けた3番�`の新����であるPOPサービスは、シリコンに�v路を焼き��けすぐに動作を実証できるパッケージサービスだが、ファウンドリをパートナーとしてファブレスやIDMの顧客に提供する。例えば、32nmのハイkメタルゲートのサムスンのプロセスを使ってSoCを���]したり、1.7GHzで動作するテキサスインスツルメンツ（TI）のOMAPプロセッサを実現したりしている。SoCをすぐに設�����]したい顧客に適したサービスでCortex-A9の�駘�IPのほかにARMが認定するベンチマークをテストでき、リファレンス�}法も提供する。ファウンドリパートナーとしては、サムスンに加え、TSMC、グローバルファウンドリーズも使える。
参考�@料
1) ARM社ニュースリリース
ARM Heralds New Era In Embedded Graphics With Next-Generation Mali GPU
