FPGAは絡憚滔から面、そして井憚滔の攙烯まで見妥は絡きい
票じFPGAメ〖カ〖でも晾うべき炳脫によって、染瞥攣への妥滇と、瞥掐するソフトウエアが鏈く般う。呵奪券山のあった3メ〖カ〖の糠瀾墑が灤救弄だ。XilinxはハイエンドのHPCやス〖パ〖コンピュ〖タのような光廬遍換を晾い、Lattice SemiconductorはエッジAIを晾う。柜柒でもルネサスは、傾箭したDialogのもつ井憚滔FPGAビジネスを倡幌する。
哭1 絡きさ染尸で票じ拉墻、久銳排蝸が1/2のハイエンドFPGA Xlinx Alveo 叫諾¨Xilinx
HPC∈High Performance Computing∷の尸填では、籃泰なシミュレ〖ションをこれまでよりも警ない久銳排蝸で光廬に遍換することが滇められている。オ〖ストラリアの柜惟甫墊疥CSIRO∈Commonwealth Scientific and Industrial Research Organisation∷では抱描からの慨規を1km士勢の炮孟にアレイ覺に13它1000駱肋彌したパラボラアンテナで減慨し、抱描のナゾを豺湯しようと艱り寥んでいる。アンテナからのデ〖タを礁腆し、420駱のXilinx Alveo U55Cを脫いて、絡翁の囪盧デ〖タを借妄する。フィルタリングと漣借妄という絡憚滔な遍換タスクをリアルタイムで悸乖するという。
Xilinxが緘齒けてきたFPGAは撅にハイエンドのもので、海攙はアクセラレ〖タカ〖ド∈哭1∷ながら、墓さを驕丸呵光拉墻のAlveo U280の染尸に井さくした。このことで、FPGAの推翁ともいうべきルックアップテ〖ブルを2擒の2308K改をコンピュ〖タに烹很できるようになる。潑に光泰刨のストリ〖ミング デ〖タや、光 I/O 換窖遍換、ビッグデ〖タ尸老や AI アプリケ〖ションなどのスケ〖ル橙絡を澀妥とする絡憚滔な遍換啼瑪に潑步した肋紛となっている。
Alveo U55CにはHBM2のメモリを16GB烹很しており、另掠拌升は460GB/sとなる。票家でこれまでの呵光だったAlveo U280の染尸の絡きさながら票霹拉墻で、久銳排蝸あたりの拉墻はほぼ2擒となっている。
LatticeのFPGAは、エッジAI炳脫を晾ったもの。すでにSensAIと鈣ぶ、AIソフトウエアスタック∈哭2∷を捏丁してきたが、票家のFPGAであるLattice Nexusシリ〖ズを烹很した倡券ボ〖ドにAIの夸俠怠墻を雖め哈むことで、ユ〖ザ〖が瓦しいAI怠墻を悸附できる。LatticeのFPGAは、XilinxやIntel∈奠Altera∷ほどロジック眶は驢くなく、むしろ你久銳排蝸であることを潑墓としている。
哭2 ビジョンAIに潑步した倡券ツ〖ルSensAI 叫諾¨Lattice Semiconductor
毋えばパソコンやスマ〖トフォンでプライバシ〖瘦割のため、拎侯面に戮客が奪づいてくると極瓢弄に茶燙をぼかす怠墻を肋けたり、拎侯せずに渾俐がそれていると、ディスプレイを芭くしてバッテリ檻炭を凱ばしたりすることが材墻になる。
Lattice SensAI Studioを蝗って、AIを雖め哈む眷圭、クラウドなどから池漿貉みにデ〖タやモデルを聯買し、極尸の炳脫に圭うように啪敗池漿させ、極尸の炳脫のデ〖タを艱り哈み、コンフィギュレ〖ション、そして詞帽なトレ〖ニングを乖い、AIの呵努步を哭る。この辦息の瓢侯を材渾步するSensAIのダッシュボ〖ドで澄千できる∈哭3∷。
哭3 クラウドの池漿デ〖タからソフトウエアを敗竣してAIチップを呵努步 叫諾¨Lattice Semiconductor
池漿貉みのデ〖タは、毋えばTensorFlowのフレ〖ムワ〖クからAIデ〖タを積ってくる眷圭は、TFデ〖タをTFLiteデ〖タに恃垂し、さらにC++コンバ〖タでC++咐胳の恃垂した稿で、CPUにソフトウエアを寥み哈むためのソフトウエア倡券ツ〖ルLattice Propelを蝗ってプログラムを侯喇、デバッグやJTAG浮漢などを沸て、FPGAハ〖ドウエアに雖め哈む。その眷圭のプロセッサとしてRISC-Vコアを脫いる。LatticeのFPGAにはプログラム材墻なルックアップテ〖ブルだけではなく、怠常池漿漓脫攙烯∈MAC遍換達+メモリ∷やビジョン借妄攙烯などを礁姥している。
Latticeによると、剩眶の濕攣を你久銳排蝸で尸梧できるようになる。33fps∈フレ〖ム/擅∷で224∵223茶燎のフルカラ〖ディスプレイから尸梧する眷圭でも、FPGAのCertusPro-NX∈Nexus∷を蝗って久銳排蝸は400mWで貉むという。
柜柒でも、ルネサスエレクトロニクスは、Dialog Semiconductorを傾箭したことによって、FPGAビジネスを評た。Dialogは、2017鉗に井憚滔FPGA≈GreenPAK∽を捏丁するSilego家を傾箭している。SilegoのFPGAは、1Kあるいは2K鎳刨のルックアップテ〖ブル∈LUT∷を礁姥しており、5000ゲ〖ト笆布のロジックを灤據としている。
海攙、倡券茨董も捏丁し、Verilogベ〖スのHDLモ〖ドと、攙烯哭ベ〖スのマクロセルモ〖ドの2鹼梧を捏丁する。井憚滔のロジックを寥むシ〖ンとしては、ベ〖スとなるプロセッサは恃えずに怠墻をハ〖ドウエアで納裁する眷圭や、ボ〖ドに歡らばるディスクリ〖トやCMOSロジックなどを臘妄する眷圭などがある。罷嘲と見妥は絡きく、ちょっとした礁姥が澀妥な攙烯羹けにGreenPAKは10帛改笆懼の叫操悸烙がある。
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1. ≈措度傾箭の陵捐跟蔡を2鉗笆柒に績したDialog∽、セミコンポ〖タル (2019/05/23)
