図1　Stratix 10の性�Δ販���けるテクノロジー　出�Z：Altera

Stratix 10は14nm FinFETプロセスで���]されるFPGA & SoC。Intelがファウンドリになっている。現世代のStratix 5と比べて、コアの性�Δ�2倍以�屬任△襪海箸鮓�トランシーバやワイヤレス基地局、データセンターのアクセラレータ、信�ｽ萢�などの応��で実証した(図2)。コアの性�Δ世韻任呂覆�、消�J電��は最�jで70%も削��し、セキュリティも確立した。浮動小数点演�Q性�Δ郎能j10TFLOPS、とGPU（グラフィックプロセッサ）並みを実現している。

図2　性�Δ�2倍以�屐―儘Z：Altera

これらの性�Δ鮗存修垢襪燭瓠�Intelの14nm FinFETに加え、2.5次元IC�\術も�W��、さらにクリティカルパスにレジスタを設け、パイプライン的にデータを転送させるHyperFlexアーキテクチャを採��した。

Intelの2.5次元ICは、��来の2.5D ICとは違い、TSVを使わずに平�C�屬縫船奪廚鯤造戮�SiP（Silicon in Package）である。��来の2.5Dだと、シリコンインタポーザの�屬�SoCやメモリ、FPGAなど複数のチップを集積し、インタポーザの配線にTSVを�~使した(例えば、Xilinx；参考�@料1)。

AlteraはこのSiP�\術を、ヘテロジニアス3D SiPインテグレーションと�}び、64ビットのマイクロプロセッサARM Cortex-A53コアを内�鼎靴�SoCにメモリやFPGAなどを集積している。Intelは��来のシリコンインタポーザやTSVを使わないこの2.5D�\術をEMIB（Embedded Multi-die Interconnect Bridge）と�}ぶ(参考�@料2)。EMIBでは、シリコンインタポーザに相当するチップをぐっと小さくし、二つのチップ同士をつなぐための配線チップとして、プリント配線基��に�mめ込んでいる(図3)。いわば基��内�泥船奪弑\術である。このメリットは、配線��チップが小さく、TSVも使わないため、低コストで���]できること。ただし、チップを3個集積する場合には、��3のチップと接��するための配線��チップをさらに基��に�mめ込む。

図3　IntelのEMIB�\術　チップ同士をつなぐ配線チップを基��に�mめ込む　出�Z：Intel

HyperFlexアーキテクチャは、配線����を��らすための�\術である。14nm FinFET�\術ではトランジスタの性�Δ��屬�るものの、配線を微細化できず配線����は�jきく��らない。14nmプロセスでは、配線����がチップ����の����の7〜8割を��めるため、この�霾�を高�]化することが14nm LSIの高�]化につながる。そこで、性�Δ���配するクリティカルパスを��らかにし、その�霾�にレジスタを配��して、パイプライン動作をさせることで、実��的に配線����を分割した。

例えば、図4のように、ロジック�v路からロジック�v路まで、��来の�\術なら最長3.5nsかかるが、このHyperFlexでは��中にレジスタを入れて、����を分解する。HyperFlexでは最長で1.2nsと�]くなるため、周�S数は286MHz(3.5ns)から833MHz（1.2ns）へと�屬�る。というのは、データをロジックからレジスタへ、レジスタからレジスタ、レジスタからロジックへと転送する場合にはパイプライン的に送り��けることができるからだ。最初の1サイクルは��来と同じようにレイテンシは変わらず��いものの、ロジックからロジックへ最初に到達した後は格段に�]くなる。

図4　HyperFlexアーキテクチャでデータ転送�]度を格段にアップ　出�Z：Altera

最�ZIntelは、Alteraを�A収することを��めたが、IntelにとってはAlteraが2�Q�iに�A収したEnpirion（参考�@料3）のパワーマネジメントICも魅��。Intelのマイクロプロセッサは、演�Q処理が��くてもよい場合は�O動的に電源電圧を下げるデジタル電源を使っている。それも10mV��度の細かい単位で電圧を�U御する。EnpirionのパワーマネジメントICは、Intelのマイクロプロセッサ��だけではなく、FPGAのように低電圧･�j電流のICを動かすために最適なデジタルPOL電源であり、Stratix 10でもEnpirionのチップと組み合わせて使う��画になっている。

最後にセキュリティに関しても触れよう。Stratix 10のセキュリティはSDM（セキュアデバイスマネジャー）で管理する。セキュリティは主に3つの�\術で確保する。�kつはセクターごとに認証と暗�ｲ修鮖椶后Ｆ鵑綴`は異なるタイプの認証を使う。3つ�`はPUF（Physically Unclonable Function）機�Δ任△襦�FPGAの�Qセクターは、コンフィギュレーションとパーシャルリコンフィギュレーションの間に認証し、セクター間のセキュリティを確保する。また、�H数の認証キーを個別の構成�v路ごとに�收�できる。例えば、セクターAの�v路ブロックでは、異なる二つのソースを使った認証ができる。PUF機�Δ任蓮▲廛蹈札攻\術のバラつきから�擇犬詬霓瑤鮠W��して、FPGAデバイスごとに独�OのPUFを�eつ。このPUFをFPGAのルートキーを暗�ｲ修垢襦�

以�屬�FPGA�霾�についてのセキュリティ�\術であるが、CPUにはARMを使うため、ARM TrustZoneをセキュリティゾーンとして�W��している。Stratix 10 FPGA & SoCのESサンプルは2014�Q��4四半期を予定している。

参考�@料
1. 28nmのFPGAはインタポーザ�W��でTbpsを実現、マルチコア内�鼎能萢�+解析��に (2011/10/26)
2. Intel Custom Foundry EMIB
3. Alteraが高効率電源メーカーのEnpirionを�A収した理�yとは? (2013/05/17)