図1　14nm FinFETプロセスで�攵�するStratix 10 SoC����　出�Z：Altera

FPGAがあまりにも複雑になるため、��てハードワイヤードロジックで�v路を組むのではなく、CPUを混在させ、基本的な�U御にはCPU、差別化�v路にはFPGA、というアーキテクチャへと変わってきている。FPGAの弱点は、ソフトウエアがそのままカスタム�v路であるから、ソフト�@��を残せないこと。流��もできない。CPU�擬阿世函��v路ではなく機�Δ鮗存修垢襪燭瓩離魁璽匹任△襪�ら、コードを流��できる形に直しやすい。

この最新SoC、Stratix 10は、クワッドコアCortex-A53を集積しただけではなく、浮動小数点演�Q可�Δ�10Tera FLOPSのDSP、1GHzで動作するFPGAも集積している(図1)。CPUとDSPというヘテロなプロセッサをOpenCLでプログラミングできる開発ツールSoC EDSも提供する。

Cortex-A53は、クワッドコアまでサポートできる64ビットプロセッサコアで(図2)、1GHzで動くCortex-A9と比べ性�Δ�6倍だという。加えて32ビット命令も�△─▲愁侫肇Ε┘△硫式霧澳浩�を�eち、仮�[化構成も可�Δ世箸靴討い襦�

図2　ARM Cortex-A53 CPU　出�Z：Altera

Alteraは顧客の要求とマッチするSoC向けのCPUとしてCortex-A53を��んだ。さらに高性�Δ�ARMのCortex-A57を採��しなかった理�yを、AlteraのSoC����マーケティング担当シニアディレクタであるChris Balough��(図3)は次のように述べた。「コアをシリコンに集積した場合の�C積がA57はA53の3倍もあり、消�J電��も�jきい。さらにロイヤルティ価格も高い」、などを挙げている。ヘテロなプロセッサを集積したSoCのプログラミングを容易にするためのコンソーシアムであるHSA（Heterogeneous System Architecture）Foundation(参考�@料1)にはAlteraは加わっていない。その理�yを同��は、「HSAの����とするSoCはハイエンドのコンピューティングパワーを最�j限に発ｧする����を狙ったものであり、AlteraのSoCはそれを狙ったものではない。だからHSAには参加していない」

図3　Altera SoC Product Marketing、Senior DirectorのChris Balough��

このSoCの����は、データセンターや通信インフラ（基地局）、レーダーシステムなどを�[定しているが、ここでのデータセンターは���Q�ξ�を�{求するものではなく、限られた�C積のビル内に設��され、24時間�n働し��け、空冷で動作するシステムを�[定している。

もともとAlteraは、プログラマブルロジックを中心としたICを扱ってきて、次にメモリを集積、トランシーバ�v路なども集積してきて、最�ZようやくCPUも搭載するようになった企業だ。IntelやAMDなどはCPUの性�Δ鮗{求してきたプロセッサメーカーであり、彼らはCPUを中心にロジックやGPUなどのプロセッサを集積してきた。ここに違いがある。だからAlteraはHSAへ加入をせず、データセンターとしても���Q機�ξ�を�_��するところを狙っているわけではない。このStratix 10は���Q�ξ�で�M負するハイエンド����ではなく、�@��的なハイエンドを狙った����と言える。

14nm FinFETプロセスを使うファウンドリとしてIntelを��んだ理�yはすでに報�Oした（参考�@料2) が、この先TSMCはどうなるのか。それについても聞いた。「これまで20nmまではTSMCを使ってきた。��来のポートフォリオについてはTSMCとよく�Bし合っている。この先についてもTSMCを使うという���I肢に変わりはない。ただ、14nm FinFETの最初の����を�攵仿�mする場合、Intelのプロセスレベルが最も高く、現実的な14nm FinFETプロセスで�攵�できるファウンドリはIntelしかいない。最初に出荷した22nmの��1世代のFinFET搭載����はすでに1億個の出荷実績がある。14nmは��2世代のFinFETプロセスとなるが、やはり相�甘�にIntelが�~�Wだろう」。

契約について、Intelの14nm FinFETプロセスは独��契約(エクスクルーシブ)だという。ただし、他の��合するFPGAメーカー（XilinxやLatticeなど）に�瓦靴討離┘�スクルーシブであり、先行しているTabulaなどのベンチャーには適��されないとしている。

Stratix 10����のテープアウトは2014�Q��1四半期を予定している。サンプル出荷時期は��確にしていないが、通常は12~16週後になるとする。

参考�@料
1. 複雑なSoCを�~単に設��するためのツールを�Y��化しよう−HSAが�}びかけ (2013/09/13)
2. Altera、14nmのIntelファウンドリ、55nmフラッシュ、ロードマップを語る (2013/05/02)