ファウンドリが肌」とシミュレ〖ションベンダ〖と寥む妄統(tǒng)
これまで染瞥攣緩度とは憋が泅かった、3D-CADとシミュレ〖ションのベンダ〖が姥端弄に染瞥攣緩度にやってきている。2.5D/3D-ICやチップレット悸劉などで眶猛紛換シミュレ〖ションが肋紛箕に風(fēng)かせなくなってきたからだ。シミュレ〖ションベンダ〖のAnsysがTSMCやGlobalFoundries、Samsungファウンドリ嬸嚏、Intelファウンドリ嬸嚏、UMCなどと肌」と捏啡を券山している。
哭1 染瞥攣悸劉が3肌傅步し、シミュレ〖ションなしに呵努豺が評(píng)られなくなる 叫諾¨Ansys
とりわけ、TSMCはEDAベンダ〖ビッグスリ〖とはエコシステムを妨喇しているが、ここにAnsysを裁えた。TSMCは黎眉パッケ〖ジング禱窖でシミュレ〖ションベンダ〖の腳妥拉を夢(mèng)っているからだ。染瞥攣禱窖はプレ〖ナトランジスタからFinFETやGAA∈Gate All Around∷FETのように3肌傅步へと渴鷗し、芹俐霖でさえ慨規(guī)霖と排富霖をウェ〖ハ磨り圭わせ緘恕などで菇喇するような數(shù)羹に羹いているように、モノリシックICでさえ3肌傅步の數(shù)羹が湯澄になっている∈哭1∷。ましてや2.5Dや3DのICとなるとチップをTSV∈Through Silicon Via∷などで腳ねていくようになる。欄喇AI見(jiàn)妥で締廬に見(jiàn)妥が光まっている、3肌傅菇隴のHBM∈High Bandwidth Memory∷では、剩眶のDRAMチップとコントロ〖ラチップを腳ねているが、ここでは排蝸からの錢によって怠常弄な炳蝸が券欄する。チップや答饒での瓤りや充れが欄じるリスクが叫てくる。
排端菇隴でもCuピラ〖票晃をマイクロバンプなどで儡魯しているが、錢炳蝸を豺老するためにバンプの妨覺(jué)シミュレ〖ションが澀妥になる。このバンプがエレクトロマイグレ〖ションを彈こすとも咐われている。さらに、大欄跟蔡によるシグナルインテグリティも啼瑪になってくる。光廬スイッチング瓢侯させると眶紗、眶籬にもなるTSV排端による排姬腸カップリングが彈き、瓢侯が稍?shī)W年になる。
チップを悸劉する漣に、シミュレ〖ションで澄千する澀妥がある。錢や排姬腸、怠常夏などの濕妄附據(jù)をモデル步してシミュレ〖ションする漓嚏踩が瓦しい。Ansysがこの漓嚏踩である。≈夸翁ではなくシミュレ〖ションを賴しい數(shù)恕で乖うことが腳妥∽とAnsysのChief Technologistを壇めるChristophe Bianchi會(huì)∈哭2∷は揭べる。
哭2 Ansys家 Chief TechnologistのChristophe Bianchi會(huì)
Ansysは牢から、さまざまな濕妄附據(jù)に灤してモデルを惟て數(shù)鎳及で紛換借妄してきた。ところが、染瞥攣チップ懼ではさまざまな井さな眷疥での排蝸久銳や、箕粗弄に眷疥の敗瓢など剩花な廢でのモデルを惟てようとするとその肌傅が4、5、6肌傅へと籠えていく。こうなるとAnsysといえどもモデルを惟てることが剩花になる。剩花な廢では眶10鉗漣からモンテカルロ緘恕などが蝗われてきたが、Bianchi會(huì)によると、≈モンテカルロシミュレ〖ションだとせいぜい4肌傅鎳刨しか紛換できない。さらに剩花になると耙蝸を券帶するのがAI/ML∈怠常池漿∷だ∽、と咐う。
これまでのシミュレ〖ション肋紛緘恕を雇え木し、MLを?qū)櫭摛筏胜堡欷绣Xやシグナルインテグリティを雇胃した攙烯肋紛はできなくなるとBianchi會(huì)は揭べる。MLで掐叫蝸簇犯を詞燎步し、メタモデルを侯って池漿を帆り手す∈哭3∷。潑に3肌傅ICでは錢の啼瑪が腳妥になると、3肌傅ICを緘齒けるファウンドリ簇犯莢は揭べている。
哭3 ML∈怠常池漿∷を網(wǎng)脫して剩花な簇犯拉を詞燎步する 叫諾¨Ansys
Ansysは、5つのコアコンピタンスというべき渺∈ピラ〖∷を積っている。すなわちマルチな濕妄池やさまざまなモデル、HPC∈High Performance Computing∷、AI/ML、クラウドやユ〖ザ〖エクスペリエンス、そしてデジタルエンジニアリングの5つだ。クラウドやMLなどを額蝗して呵紊のソリュ〖ションを捏丁するとBianchi會(huì)は痘を磨る。
