Samsung、32Gビット DRAM開発で、実�∨，�12nm級と表現
Samsung Electronicsが12nm級の微細化�\術を使って32GビットDDR5 DRAMを開発した。実�∨，�12nmという表現を半導��メーカーがしたことはこれが初めて。これまでメモリメーカーは20nm以下のプロセスを1x nm、1y nm、1z nm、1α nm、1β nm、1γ nm、と1〜2nmずつ刻んできた。ロジックメーカーは、14/16nmプロセスから10nm、7nm、5nm、4nm、3nmと�}んできたが、実�∨，�14〜13nmで�Vまったままだ。
図1 Samsungが開発した32GビットDDR5 DRAM 出�Z： Samsung Electronics
これまでロジックでは14/16nmプロセスから実�∨，判jきくかけ�`れてきた。数�Q�iにはIntelの10nmプロセスとTSMCの7nmプロセスとはほぼ等しい、と言われていた。しかし、どちらも��確な�∨，鯢集修靴討い覆ぁ�10nm辺りから、単位�C積当たりのトランジスタ数で微細化を表現するようになってきたからだ。単位�C積当たりのトランジスタ数ではTSMCの7nmプロセスとIntelの10nmプロセスはほぼ同じなのである。
微細化が�Vまった最�jの理�yは、�]チャンネル効果でプレーナトランジスタのゲート長が限�cに来ており、さらに配線幅と配線間隔も10nm以下の�∨，髻▲螢愁哀薀侫６\術を使って��確に切れなくなってきたからだ。MOSトランジスタはFinFETやGAA（Gate All Around）構�]でリーク電流を抑えるようになったが、配線幅と間隔は微細化に�官�できなくなった。Micronが1βnmプロセスのDRAM開発を昨�Q11月のオンライン記�v説��会で発表した時（参考�@料1）、筆�vは�瑤蕕鶸蕕靴�1βとは何nmかと��問してみた。Micronは13nm以下、と答えている。
半導��の微細化の進化は22nmまではほぼ配線幅と配線間隔を2/3ずつ微細化することでチップ�C積の�\加も加味して集積度を2倍に�屬欧討�た。このため、微細化の進化とムーアの法�Г箸脇厭k��されるようになってきた。しかし、ムーアの法�Г蓮⌒kつの集積�v路チップに集積されるトランジスタ数は18〜24カ月ごとに倍�\していく、という定�Iであり、微細化とは直接関係なかった。
ところが、SPI会�^限定セミナー「TSMC研�|」で紹介したように（参考�@料2）、配線幅と配線間隔で表現されていたスケーリング�Г鬟螢縫▲好院璽螢鵐阿扉}び、�C積当たりのトランジスタ数で表現することをエリアスケーリングと�}ぶようになってきた。TSMCと常に�k緒に歩んできたファブレスメモリ企業Etron TechnologyのCEOであるNicky Lu��は、「TSMCはリニアスケーリングからエリアスケーリングをとるように変わった」、と「KIT/Symetrix International Symposium 2022」（参考�@料3）の講演の中で述べている。
TSMCをはじめとする「半導�����]」メーカーが20nm以下のプロセスを実�∨，派集修垢襪函▲瓮皀蠅皀蹈献奪�もテクノロジーの進化が進んでいないように見えてしまう。このため、メモリメーカーは、20nmから19〜18nmに�々圓垢襪�1x nmプロセスと表現し、ロジックメーカーは14/16nmから10nmや7nmと表現した。まるで微細化テクノロジーがずっと��いているように見える。だからTSMCは実�∨，鬲�して言わなかった。エリアスケーリングでさえ、TSMCはデンシティスケーリング（Density Scaling）と表現したり、IntelやimecなどはDTCO（Design Technology Co-optimization：設��とプロセスの同時最適化）と表現してきた。
今�vはじめてSamsungは実�∨，�12nm級メモリと表現した。もはや、1γ nmまでやってきた以�屐⊆��∨，鮟个気兇襪鰓uなくなったためであろう。
さて、Samsungは微細化によってメモリの集積度を32Gビットと倍�\させたことで、開発したDRAMモジュールは、ダイ（�Bのチップ）を積み�_ねる層数が半分で済むようになり、厄介なTSV（Through Silicon Via）プロセスを使わずに済んだという。これにより消�J電��を10%削��できたとしている。12nm�∨，涼�成に使ったリソグラフィがEUVかArF�]浸マルチパターニングかについては��らかにしていない。
しかも微細化�\術で集積度を倍�\できたことから1TBのメモリモジュールの�Oが開けたとしている。1TBの�j容量だと�收�AI向けの�j容量メモリとしてAIスーパーコンピュータに使えるだけではなく、クラウドビジネスを行うデータセンターでの並�`演�Q処理などを高�]化する要求にも応えられるようになる。量�凮始は2023�Q��を予定している。
参考�@料
1. 「Micron、1β nmノードの64GビットのDDR5x-DRAMをサンプル出荷」、セミコンポータル (2022/11/08)
2. 「【動画】TSMC研�|〜会�^限定Free Webinar（9/28）」、セミコンポータル (2022/10/04)
3. "CeRAM: Correlated Electron Memory", KIT/Symerix International Symposium (2022/08/25)
