TSMCのテクノロジーロードマップ（2）
TSMC会長のMark Liu��（図5）が2月のISSCC（International Solid-State Circuits Conference）で講演したTSMCテクノロジーロードマップ（参考�@料1）の解説記��の��きである（参考�@料2）。後半は、設��とプロセスの最適化や2次元材料、チップレット、��定ドメインアーキテクチャなど未来のテーマとなる。
筆�v： Pete Singer、Semiconductor Digest��集長
図5 TSMC会長のMark Liu�� 東�B�j学との提携で来日した時の�^真
DTCOが集積度向�屬帽弩�
これまでの�\術世代では、DTCO（Design Technology Co-Optimization: 設���\術とプロセスの最適化）はスケーリングと�Tびついて所望のロジック密度やチップコストの削��を実現してきた��「DTCOによって、コンタクトのついたゲートピッチや最小のメタルピッチのようなスケーリング尺度は、実際の�\術のロジック密度を反映しなくなったことを指�~しよう。アクティブ�覦茲��屬坊狙�するゲートコンタクトや、FinFET同士を分�`する単�k拡�gブレーク（アイソレーション）、フィン数の��少、さまざまな�O己�D合�\術などの新しい�\術の��長につながった（図6）」とLiu��は述べる。
図6 DTCOの効果は�s群 左はスケーリングとRTCOの比較、��のグラフはこれからの3nmプロセスに向け�_要になるDTCOと��来のスケーリングの割合 出�Z：TSMC、Semiconductor Digest
さらに「この�T果、同じ設��ルールで1世代あたりのチップサイズを35~50%縮小でき、ロジック密度は1.8倍に�屬�った。アナログやIO�霾�のようにあまりスケーリングできない�覦茲魎泙狆豺腓任気┐癲△海譴世云�さくできた。DTCOの貢献は、��来のノードで成長し��けられる」と同��は期待する。
低次元材料に期待
Liu��は今後�~望な研�|分野を採り�屬欧討い襦�まず2次元材料のような低次元材料である。これはFEOL（トランジスタ���]の�iプロセス）でもBEOL（�H層配線などトランジスタ形成後のプロセス）でもたくさんの機会がありそうだという。
「低次元材料は半導��にとって新しいが、最�Zでは�_要なブレークスルーが�擇泙譴討い�。例えば、当社は高����の単�T晶六角晶�UBNをウェーハ��模で成長させた」とLiu��は述べ、その研�|が2020�Q3月の科学誌Natureに掲載された。次元の低いチャンネルや�c�Cのこれらの材料は、任�Tの基��材料に低�aで形成できるため、アクティブなロジックやメモリの層に3次元的に形成する�Oを開いた。
もう�kつ、低次元材料としては1次元のカーボンナノチューブがある。��来のトランジスタ�t��である��「カーボンナノチューブをチャンネルとして使うための問��は、�]チャンネルトランジスタを形成するための薄いゲート�┣祝譴侶狙�である。これまでの銅配線やSiGe、ハフニウム�┣祝譟△い蹐い蹐淵押璽氾填忘猯舛覆匹亮，僕茲觝猯舛箸靴討發辰藩イ譴榛猯舛�トランジスタ���]で導入されるようになろう��新材料の�W��はFEOLだけではない。当社ではBEOLでCo（コバルト）やRu（ルテニウム）を使ってよい�T果を�uている」とLiu��は語った。
チップレットでシステムを最適化
先進のパッケージングや集積化のイノベーションに関してもLiu��は触れた。半導��業�cはすでに、個々のチップの設��・���]することを��えて、システムに集積することを始めている。「こういったチップはチップレットと�}ばれ、ホットトピックスになっている。先進の半導��企業はすでにチップレットを集積している。例えばTSMCではCoWoSというパッケージ�\術を2011�Qに導入し、90以�屬�����を量��している。これはメモリチップとロジックを集積した����で、性�Δ��屬欧襪燭瓩縫蹈献奪�にロジックを集積した����もある」とLiu��は言う。
同��は、「シングルチップのSoC（System on a Chip）だけがもはや最適なシステムを作るとは限らない��数個のチップを1パッケージに集積したシステムがますます�_要になってきた」と語り、パッケージ�\術の�_要性を指�~する。こういった����は���zな機�Δ鮗存修�、性�Α▲┘優襯�ー効率、集積度、コスト、機�Δ�最適化されている。この�}法は��定ドメイン�\術（Domain specific technology）としてコンセプトが�Wかれている��「��定ドメイン�\術を使えば、応��機�_に��って�\術を最適化でき、パッケージに入ったシステムとして適切なコストで適切な性�Δ鯆鷆，垢襦廚�Liu��は述べている。同��は��例として、12個のアクティブなチップをアクティブな基��チップに集積し低�aでボンディングしている����を紹介した。厚さは���陲�600 µm以内になるという。
IO数を�\してバンド幅を�\やす
チップ間のIO（入出��）数の�\加は、最�jバンド幅を�\やし、転送エネルギーを��らすカギとなる。「今日のコンピューティングシステムはバンド幅不�Bの�U約を�pけている。最�Z��されたデータによると、最�jバンド幅は2�Qで1.6倍のペースで�\えている。最�jスループットの�\加率は、ロジックで1.8倍である。より�Hくのタスクセットを実行するためにシステムスループットを�U限しているのは��らかにバンド幅不�Bのためである。バンド幅と、単位W当たりのバンド幅を�\やすために、最も�~効な�}段はIO数を�\やすことだ。�m運にも配線密度を�\やしてIO数を�\やす余地は�Hい」とLiu��は述べている。
エネルギー効率を�屬欧�
いろいろな�\術の中で違いはあるものの、コンピューティング�\術の�kつの共通の課��はエネルギー効率であろう、とLiu��は言う。コンピューティングのエネルギー効率（W当たりのスループット）は、CV2を��らすことによって改��される。ここでCはトランジスタと配線のスイッチング容量でVは電源電圧である（図7）。デバイス�\術はCとVを最も低くすることが求められる。
図7 アーキテクチャレベルからトランジスタレベルまでエンドツーエンドの最適化が��要 出�Z：Semiconductor Digest
配線容量は、2次元のスケーリングと3次元の集積化によってさらに下げることができる。電源電圧は、トランジスタの��電�cとキャリア輸送を改��することで下げることができる。つまり、オフ時のリーク電流を低く保ちながらオン電流を�屬欧襪海箸某圓�る。
��定ドメイン向けアーキテクチャ（Domain Specific Architecture）と連動して��定ドメイン�\術は、コンピュータのエネルギー効率をさらに進化させるための機会となる。エネルギー効率を改��すると共に、�噞�cも�Xの消�Jに�Dり組む��要が出てくる��「発�Xのソリューションはこれからの高集積チップに向けて開発しなければならない」とLiu��は語っている。
��るい未来へ
「これまで15�Q以�屐�半導���噞はより高い性�Δ�、より高いエネルギー効率のコンピューティング�\術を提供してきた。これによって2�Qごとにエネルギー効率を2倍に�屬欧討�た。このトレンドは、今や量�栔階になっている最新の5nm�\術にもみられる。さらにTSMCは3nmノードの開発が予定通りに進んでおり、同様な先進�\術を提供する。システム性�Δ肇┘優襯�ー効率は、��来の発�t�]度で進み��けるだろう。これには、さまざまなイノベーションによって実現されるだろう；材料やデバイス、集積化�\術、�v路設��、システムアーキテクチャ設��などである」とLiu��は述べ、「半導���噞ともっと広いアカデミックな学�cが�k緒に�}を組むと、このトレンドを��来に渡ってうまく�Dり込むような�\術を開発するようになろう」と�Tんだ。
参考�@料
1. M. Liu, Unleashing the Future of Innovation, ISSCC 2021.
2. TSMCのテクノロジーロードマップ（1） (2021/05/14)
