図1　SPIフォーラム「3次元実�△悗量O」講演風景

最初の講演は「システムアーキテクトから見た3D-IC」と��して、トプスシステムズの代表�D締役であり、JEITAの3次元集積�v路サブコミッティ委�^でもある松本祐教��から、アプリケーションと�U約条�Pの変化でアーキテクチャが�jきく変わる、という�Bから始まった。2000�Q代に入り、消�J電��の�U約からマルチコア、メニーコアへと並�`処理に進み、LSIも積層化が進むことは�O��だとした。

組み込みシステムのコンピュータはさらなる性�Δ盖瓩瓩蕕譴襦Ｎ磴┐弌▲�ルマの画�鞠Ъ院Σ嗣m認識には1TOPS（Tera Operations per Second）以�屬寮��Δ�求められるという。しかもスケーラビリティが�_要で、コア数を�\やしても�~単に設��できる�}法が�_要だ。またCPUの性�Δ��屬欧襪Δ┐如�CPUとメモリとのかい�`が進んでいる。例えば、CPUの性�Δ亘蓊Q60%ずつ�屬�っているのにもかかわらず、メモリの性�Δ亘蓊Q7%しか�\えていない。そこで、CPUの性�Δ��屬欧襪燭瓩吠怠`性を�H��する。命令の同時発行というような並�`化を行う。�k��(sh┫)、MOSトランジスタは微細化と共に、�n働しないトランジスタ数が�\える��向がある。このため、マルチコアやメニーコアで同時に動かすトランジスタ数を�\やし、周�S数を�屬欧困縫�ロック当たりの演�Q数を�屬欧襦�

それでも性�Δ鬚気蕕��屬欧訃豺腓砲呂笋呂�ICチップを積層することになる。ただし、歩�里泙蠅茲�、しかも�~単にいろいろなチップをつなげるようにするためには、3D-ICの接��を共通化し、3Dにはチップを�Dり換えるだけで済むようにすることが�_要という。

その�iにFO-WLPが先行
3D-ICに進む�iに、スマートフォンのようなモバイルデバイスでは、FO-WLP（Fan-Out Wafer Level Packaging）が今後発�tしそうだ。昨�Q��に開��されたISSM 2014の基調講演で、TSMCのR&D Design and Technology Platform�靆腓�VPであるCliff Hou��は、「3D-ICはまだ先だが、InFO（Integrated Fan-Out）パッケージは2015�Qにスタートする」と述べていた。TSMCのInFOと同様なコンセプトが東��の����周����が講演したFO-WLPである(図2)。

図2　FO-WLPはフリップチップを��き換える可��性を秘めている　出�Z：東��

������は、FO-WLPはまずモバイル����に使われるだろうと見ており、その理�y(t┓ng)を、CPUとアナログ/RFを1チップにしにくいからだとする。アナログ/RFは微細化しにくいため、デジタルのCPUとの1チップ化は�Mしいとする。CPUは、28nmから14/16nmへと微細化が進む�k��(sh┫)で、アナログ/RFは90nmと微細化を進めるほどではないからだ。モバイルにはCPUとRF/アナログが�Lかせない。2チップを搭載するためには��来のフリップチップなどではインターポーザの配線層数が�\えてしまうが、FO-WLPだと1層で済むと������は言う。

3D-ICの�Y��化作業も進�t
��いて、元ルネサスエレクトロニクスで現在、�噞�\術総合研�|所の��本晴夫��はSEMIのパッケージ�Y��化委�^会のメンバーとして、3D-ICの�Y��化策定作業について述べた。TSVの��語の定�Iから始まり、TSVの反りや曲りなどの���R�\術やアラインメントマスクの位��などがある��度��格が��定しており、ウェーハスタックの同定やマーク、����試�x、ガラスインターポーザの��格などについては審議中だとしている。例えば、�_ね合わせたチップの曲げ試�xに関しては、カンチレバーのようにチップを��き、�wい曲げツールで割れるまで��を加えるテストを提案している。

午後からは、現在、エレクトロニクス実��学会�@誉顧問の傳田�@�k��が、3D-ICのオーバービューを行った。3D-ICならではのメリットは、やはりメモリとプロセッサの�{(di┐o)�`を�]くし、しかもWide I/Oのようにアクセスビット数を512ビットや1024ビットに�\やし並�`度を�屬欧峠萢��]度を�nぐ応��に向いていると述べた。Gbps当たりの消�J電��、すなわち電��効率がPoPのLPDDR3よりも2.5Dのインターポーザを使う��(sh┫)がより低く、さらに3DのTSVはさらに数分の�kに��ることを��した。Wide I/Oよりもさらに並�`度の高いHBM��(sh┫)式、HMC��(sh┫)式についても触れている。また、インターポーザを使わずにプリント基���屬糧�細配線を�W(w┌ng)��して、TSVチップと他のチップを並�`に並べて配��する2.1Dについても述べている。

接��の�駘�検証と性�Τ稜Г離轡潺絅譟璽轡腑�
メンターグラフィックスジャパンの��子和之��は、インターポーザを�W(w┌ng)��してチップを並�`に並べる2.5D��(sh┫)式は、��来の設���\術を使えることから、比較的長く��くのではないかと見る。ただし、3D-ICへの���△��爐蕕覆ぁ�TSVによるスタックICでは、スタックする�iに�Q設��データファイル(GDS-II)をつなぎ合わせて�駘�的な検証を行い、動作を確認する。そのためのツールがCalibreである。

Calibre 3DSTACK検証ツールでは、�Qチップの接��情報の検証だけではなく、動作タイミングが期待通り�uられるかどうかの検証も行う。例えばマイクロバンプが�k�陲世雲橙�していても不良ではないが、位��ずれによる寄�斃椴未了\加などでタイミングが��れたり、TSVの形�Xによって寄�撻ぅ鵐瀬�タンスを�擇犬燭蠅垢襪海箸妊離ぅ左擦砲覆辰燭蝓△海譴泙婆筱�になっていなかったことが問��になることがある。Calibreはそれを検証する(図3)。加えて、�Xの問��も出てくるため、�Xがどのように逃げるかをシミュレーションするFloTHERMも使って�X分布を見積もる。

図3　TSVのサイズや位��のズレがタイミングに影�x　出�Z：Mentor Graphics

アンドールシステムサポートの谷口��純��は、BGAパッケージやハンダボールを使ったパッケージ端子が基��やインターポーザと接��されているかどうかがわからない、という問��を解��する�}段について述べた。3D-ICや基��内��ICなどの接��は、X線を使っても接��されているかどうかの確認�荵，�できない。そこで、JTAG(バウンダリスキャン)と�}ばれるテスト法で接��を電気的にチェックする��(sh┫)法を紹介した。これは、LSI内�陲離僖奪��Zくにバウンダリスキャンセルと�U御�v路を集積しておく��要があるが、接��情報はセルをシリーズにスキャンすることで判��できる。

JTAGそのものはすでに�Y��化されているが、これまではあまり使われてこなかった。しかし、BGAの普及と共に接��情報をチェックしたり、クレームなどで戻ってきたチップの故障解析をしたりするのに普及してきたという。

パッケージングの�攵掚を�屬欧�
OSATを代表して、ジェイデバイスの�M又章夫��は、パッケージの�攵奟率を�屬欧襪燭�PLP (Panel Level Package)基��をベースにした�\術を紹介した。これは、ダイシングした個別のチップをマウント、ボンディングするのではなく、50cm四��(sh┫)の�jきな基��の�屬列Hくのチップをリフロー実�△垢襪發痢�その�jきさ(�C積)は300mmウェーハの3倍もある。

図4　チップの実��基��を515mm×410mmのパネルでバッチ処理　出�Z：ジェイデバイス

その���Cは図4のように、再配線されたプリント基��内にチップを�mめ込み実�△掘△気蕕��屬縫瓮織襯廛譟璽箸鯣錣擦織僖優襯汽ぅ困隆韶�から、パッケージサイズ5mm角のICだと6752個、10mm角のICでは1652個、それぞれ�k括でパッケージングできる。

�C積・消�J電��の効率は�s群のHMC
最後に、マイクロンジャパンの朝倉��智��は、TSVを�W(w┌ng)��して積み�_ねたDRAMメモリアレイチップを構成するHMC（Hybrid Memory Cube）について紹介した。プロセッサとこのメモリを2.5Dや2.1Dのように配��し、プロセッサの性�Δ��屬欧襦�HMCは、�x販のDRAMをスタックしたものではなく、8個のDRAMメモリアレイをスタックしている。�kつのチップのメモリアレイを16分割しており、分割された�覦茲鬟棔璽襯函�Vault）と�}び、メモリのボールトを�eに8��分串刺しにしている。メモリはボールトごとにアクセスする。メモリキューブには16個のボールト�覦茲�あり、それぞれは独立している(図5)。

図5　HMCのコンセプト　出�Z：Micron Technology

8��のメモリを�U御するのは最下層のロジックである。ここでは、BST（Built-in Self-Test）、誤り検出・�ﾙ�、ボールト内でのリペアなどを行う。さらに、このロジックチップには、メモリとプロセッサリンクとをつなぐリンクインタフェース�U御�v路があり、プロセッサと通信する。

今�vの��2世代のHMCでは、4本のリンクを�△─△修譴召譴離螢鵐�ごとに�pけと送りでそれぞれ最�j16レーンを�eつ。�Qレーンは10Gbpsで動くため、1レーン����では320Gbps　＝40GB/sとなり、���陲�4レーンあるため160GB/sとなる。HMC最�jのメリットはボードスペースが��来のDRAMと比べ1/10に��り、消�J電��も�jきく��少すること。例えばDDR3で構成すると2.25kWだったのが、HMCでは330Wに��った。

HMCは、ハイエンドのHPC（High Performance Computing）や通信ネットワークの基地局、データセンターのサーバーなど、プロセッサの�]度を��うハイエンド分野で使われるだろう。