「ダブルパターニングが曲�v」を露呈したFinFET�\術のSPIフォーラム
セミコンポータル主��のSPIフォーラム「3次元プロセスの壁とソリューション」が1月30日、東�B御茶ノ水で開��された。ここでは、16/14nm時代から本格的に導入されるFinFETや、NANDフラッシュのような�e型メモリといったプロセスの3次元化を採り�屬欧�。2014�Q12月のIEDMでもFinFETが�jきなトピックスを��めたようだ。
図1 FinFETの最新動向を述べる東�B�j学 平本俊�r教�b
最初の講演では、東�B�j学�攵��\術研�|所の平本俊�r教�b（図1）がFinFETの最新動向とIEDMにおけるFinFET�\術について述べた。TSMCの16nmバルク、Intelの16nmバルク、IBMの14nmSOIのそれぞれを紹介した。TSMCはトランジスタ���C�^真を見せていない�屬�、性�Δ�向�屬靴燭海箸鮟劼戮燭箸い�。IntelのFinFETはこれまで微細化でVthのバラつきが�jきくなる�妓�だったが、FinFETにすると、22nmでバラつきが��少し、14nmはさらに��少し。90nmプレーナバルクに�Zづいている(図2)。もちろん、ゲート直下はノンドープによって不純�颪留惇xによるばらつきを抑えた構�]である。IBMはSOIのFinFETを使い、しかもVthの調�D��に仕��関数の異なる2�|類のメタルを使った例を��した。SOIのFinFETはFinがバルクよりも低いため、ウェーハコストは高くても、トランジスタ形成コストはむしろ下がると見ている。
図2 Intelの16nmバルクFinFET�\術はバラつきが��少している 出�Z：IEDM 2014 講演番��3.7
ファウンドリのUMCはもちろん、16nmFinFETの開発を進めているが、同社のFinFET�\術はIBMと共同開発してきたもの。同社Corporate DevelopmentのVPであるJ.J. Wu��は、高性�Δ�16nm FinFETだけではなく、低コストFinFETも開発しており、それらを使い分けると述べた(表1)。低コストFinFETはコストの高いダブルパターニングを使わない�擬阿�FinFETであり、デザインノードでは28nmに相当するとしている。
表1 UMCの提案する低コストFinFETと16nm FinFETのミックス
UMCのプレゼンでも述べていたように、アスペクト比の高いFinFET�\術の歩�里泙蠅溜�め�}はどうやら、ダブルパターニングのようだ。それを裏��けるかのように、東�BエレクトロンのSPEマーケティング･プロセス開発本�陲料畧鄂���は、Fin FET�\術に限らず、28nm、20nm、14nmと微細化されても集積�v路内のトランジスタ単��のコストは下がらなくなっていると述べた。その理�yは、ダブルパターニングによって歩�里泙蠅�下がるからである。28nmがダブルパターンを使わなくて済む最後のリソグラフィノードとなる。14nm時代ではFinのパターン崩れの問��も��きまとう。
DRAMやNANDフラッシュのようなメモリもアスペクト比が50〜80と極めてシャープな形�Xのピラー構�]が��要になる。3次元NANDフラッシュでは、バルク内に形成された数�欧料悗肇灰鵐織�トをとるために、少し削っては場所を少しずらす、という作業を繰り返すことになる(図3)。工��が�\える分だけ3D-NANDフラッシュ構�]は40%��度コストアップになるという。コストに見合うようにするために3ビット/セル構�]が主流になるようだ。総じて、いかに�Wく作るかが最�jの課��となる。
図3 3次元NANDフラッシュのコンタクト形成は工��数が�Hい 出�Z：東�Bエレクトロン
ルネサスエレクトロニクスはIEDM 2014で16nmFinFET�\術によるSRAM試作を発表した。SRAMは単なるメモリやキャッシュだけではなく、プロセッサのレジスタやバッファメモリによく使うため、SRAMを�h価TEGとして試作する�T味は�jきい。同社は、カーエレクトロニクス分野で2020�Qを�`指した「統合コックピット」というコンセプトを発表している。今�vの16nmFinFETプロセスによる256KビットSRAMはファウンドリのTSMCが���]したものだが、このSRAMを集積したシステムLSIは2020�Qに照��を合わせたもの。45nmの��1世代、28nmの��2世代、そして16nmFinFETプロセスの��3世代のシステムLSIとして性�Δ��屬欧討い�。�O動�Zの統合コックピットでは、画�鞠Ъ韻箍��欺萢�などをリアルタイムで行う��要があるため、性�Ω��屬悗陵弋瓩��咾�。このためメモリ容量の�\�jと、処理�]度の向�屬�CPUを�]くする。
今�v6トランジスタ構成のFin FET SRAMセルでは、負荷トランジスタ、�~動トランジスタ、パストランジスタ同士の電流比は1��1になってしまう。1��1だと書込みにくくなるため、Finの数を�\やすことで電流比を�jきくした(図4)。加えて、書き込み時にはバイアスを�屬欧謄僖襯紘�を広げるためのアシスト�v路を設けた。この�T果、マージンが高くなり、高�]化できるようになったとしている。
図4 FinFETだとSRAMセルのトランジスタの電流比により書込みが困�Mになる 出�Z：ルネサスエレクトロニクス
FinFET�\術はトランジスタ同士の�{�`が�Zいローカルでは、バラつきが��るが、1チップ�屬梅`れたトランジスタ同士は�jきくバラつくとしている。
FinFETのような3次元プロセスは、���]だけではなく設���屬皺檪�が�Hい。EDAツールも改良を��られている。��にダブルパターニングやFinFETの形�Xやそれに基づく�B�^と容量の抽出が�Mしい。このため、ダブルパターニングとFinFET向けのツールが�Lかせない。Mentor Graphicsは、�O社の�駘�検証ツールCalibreを改良して、FinFETに向けたパターンの幅や間隔のルールチェックを可�Δ砲垢襯皀妊襪魍�発している。
FinFET�\術は、設��から���]プロセス、���]����など幅広い分野に及ぶテクノロジーである。このセミナーは、このことを再認識させる構成を採った。
