2014 IEDMはこれまでの会議と何ら変わらないという�Cはあった。2014�Q12月中旬、サンフランシスコで開��されたこのイベントではいつものチュートリアルから講演、パネルディスカッションまでが行われた。例えば、先端CMOS�\術では2.5D/3D ICや、III-V材料、finFET、次世代メモリやトランジスタなどのトピックスがあった。

IEDM開��中と開��後、本当の問��は、いろいろなパズルを�k緒に��き、業�cが10nm以�T、どこに向かっているのかを��確にすることであった。例えば、2013 IEDMでは、ホットな�B��の�kつがトンネルFET（TFET）と�}ばれる次世代トランジスタ�\術であった。Intelは低電圧化を可�Δ砲垢襯汽屮好譽奪轡腑襯撫��Aの��峻なデバイスであるTFETの�b文を発表した。しかし、今�v、TFETの発表はほとんどなかった。

何が��きたのか？業�cはTFETを�^�屬欧砲靴燭里世蹐Δ�？あるいはIntelなどのメーカーはTFETを��かに開発しているのか？さらにはゲートを四�妓�から囲む新型FETを半導��業�cは次の�jきなテーマをしているのか？

答えは、IEDMからの様々なシグナルをベースに考えると、TFETや四�妓�を囲む構�]などの次世代トランジスタ構�]はおそらく5nmまでは進められるだろう、である。Si以外のIII-V化合�馮焼���も同様だ。さらに、SOI（silicon on insulator）�\術も可��性がある。しかし、IBMとSTMicroelectronicsしか�}�Xけていない。450mmウェーハはまだ�xんではいないが、休�V�X��である。

CMOSに関しては、今�vのイベントではかなり�`立った。7nmはどうなるか？チップメーカーは、現在の16/14nm finFETについても議�bした。また、7nm以�Tの問��点についても�Bし合ったが、現実に�喞瓦気譴燭里�7nmだった。

7nmデバイスはどうなるのか？「材料の問��はあるがfinFETは7nmまで��長できそうだ」とLam ResearchのフェローであるReza Arghavani��は述べている。「（チャンネル材料としての）III-V半導��を�W��する�桔，鯏�社は�瑤辰討い襪�、III-V半導��は問��があるが、���]�\術の点で到達できない�lではない。チャンネル��材料として、SiGeやGeも実現可��性がある」とする。

7nm finFETを実現するために、半導��業�cはたくさんの新�\術を��要とするだろう。��らかに問��は�Hい−設��コストや経済性、マルチパターニングなどだ。いろいろなパネルディスカッションや講演で、チップメーカーはまだそれほど��らかではない問��についても議�bした−コンタクト�B�^や材料、消�J電��、配線、バラつき、歩�里泙蠅覆匹澄�まだ発表はないが、プロセス�U御やフォトマスクの複雑さ、���]����業�cで進む合��問��などもある。

IEDMの�kつのセッションやパネルディスカッションに出席しても、7nm以�Tの問��を完��に把�曚垢襪海箸呂任�ない。��実、パズル����のピースを�Rうためだけに様々なイベントに出なければならない。

メガトレンド
IEDMの初日では、IBMとIntel、TSMCがそれぞれ16/14nm finFETの最新の詳細を発表した。半導��業�cが16/14nmから10nm finFETへスケーリングする�桔，砲弔い董△い蹐い蹐紛\術が挙げられている。例えば、Intelは14nmノードで、エアギャップ配線を使った。

16/14nmプロセスが成功すれば記念すべき業績となる。しかし、10nm以�Tへ行くためには新たな問��、��にコストと集積度、が出てくる。「それは経済的な問��」、とnVidiaのファウンドリおよび�\術管理担当のVPであるJohn Chen��は、IEDMでのパネルディスカッションにおいて述べている。

実に、半導��業�cがさらに微細化へ進むにつれ、チップを設��･���]できる企業はノードごとに��っていくだろう。言うまでもないが、ファブ、プロセスの研�|開発、設��のコストはノードごとに�\加している。「残念ながら、�~単になることはない。マスク数は�\え、複雑度は�\す。問��は�jきくなる」、とIntelのプロセスアーキテクチャと集積化担当のシニアフェロー兼ディレクタのMark Bohr��は同じパネルディスカッションで述べている。

��実、チップメーカーはノードごとに約29%ずつトランジスタ当たりのコストを下げることによって、ムーアの法�Г魄欸eすることに奮�hしてきた。しかし、この法�Г魄欸eするためには、チップメーカーは同じチップ�屬砲發辰非Hくのトランジスタと機�Δ魑佑畊�まなければならない。「マスク��数を�\やすにつれ、ウェーハコストは�屬�るという��実と�噞�cは確かに戦っている。しかし、世代ごとにかつてないほど優れた(トランジスタ)集積度を実現している。これが主な�`�Yだ。トランジスタ当たりのコストをもう下げられないのなら、次世代�\術に投�@する価値はないだろう」とBohr��は言う。

チップのスケーリングで最�jの壁はリソグラフィである。チップメーカーは、EUV（extreme ultraviolet）リソグラフィを�{求してコストと複雑さを��らそうとしている。言うまでもないが、EUVは��れており、まだ�攵�に使える段階ではない。「リソグラフィメーカーはこれほどまで193nm�S長の�\術を使えることに驚いている。最終的にはその代���}段が��要となる。EUVは次のステップにある。個人的には今すぐに使いたかったが、まだ使えない。���]����として、ウェーハのスループットの要求と����の�n働性�Δ��k致するまでにはまだ遠い�Oのりにある」とBohr��は述べている。

リソグラフィに加え、他の�����\術もムーアの法�Г魄欸eしなければならないというプレッシャーにさらされている。例えば、マルチパターニングはデポジションとエッチングに向けた新しい要求がある。CMPやエピタキシャル成長、イオン�]ち込みなどの����への要求も新しい。「これら��てに、最高の�@度が要求される。(����)ビジネスのあらゆる�霾�が問��に直�Cしているため、イノベーションと投�@は��要となる」とApplied Materialsのシリコンシステムズグループも�峙�VP兼GMのRandhir Thakur��は言う。

7nm以�Tの問��
�k�機�IEDMの別なパネルディスカッションでは、7nm以�Tに��点が当たっていた。「10nmは14nmと�瑤燭茲Δ覆發里世蹐Α�しかし、7nmではもう�kつの変曲点が来るだろう」。こう述べるのはQualcommエンジニアリング�靆腓�VPであるKarim Arabi��。

��実、finFETトランジスタは、7nmまでは行くだろう。しかし、7nmでは早ければ半導��業�cは、�‘暗戮��屬欧襪燭畤靴靴ぅ船礇鵐優觝猯舛妨�かう��要がある。言い換えれば、シリコンベースのチャンネル材料はもはや行き詰ってきている。III-V半導��材料は7nmへの���△�できていない。このため業�cはSiGeあるいはGeをpチャンネルFETに、シリコンをnチャンネルFETに使う�妓�に向かっている。「SiGeとIII-V半導��は考慮すべき�t��に�屬辰討い襪�、SiGeの�気�可��性はある」とArabi��は述べる。

�iにも述べたように、半導��業�cはパターニングにはEUVを望んでいる。しかし、もしEUVが��れ��けると、7nmで考えていなかった�t��を求めるかもしれない。すなわち8�vもパターニングするオクタプルパターニングの193nm�]浸リソ�\術である。「オクタプルパターニングは良くないと思う。できればEUVを使いたい」、とIBMの研�|�^であるMichael Guillorn��は、パネルディスカッションのQ&Aセッションで述べている。

EUVの最初の要求の�kつは、BEOL（back-end-of-the-line：配線工��）での使��である。ここでは、チップ設��の細い配線の加工に使う。半導��業�cはその時代に合理的な理�yで新しいブレークスルーを求める。チップメーカーは20nmで、�j変なRC����の問��に直�Cしていた。この業�cでは誰しもがEUVを求め、BEOLのパターニング�\術を�~単にしたいだろう」とGuillorn��は述べる。

チップメーカーもBEOLでの新材料として新たなブレークスルーを��要としている。例えば、Co（コバルト）にも�R�`している。これ以外にもRC配線����を和らげるための材料が軒並み�t��として挙がっている。

加えて、7nm以�Tも見据えている。「今はfinFETがある。今日のフィンの幅は7~8nm。これを5nmまでシュリンクできるだろう。しかし、これ以�屬魯轡絅螢鵐�し��けられない。�‘暗戮�低下するからだ」、とIMECのロジックプロセス�\術担当VPでロジックデバイスR&DプログラムディレクタでもあるAaron Thean��は述べる。

このため5nmでは、次世代のトランジスタへ�々圓垢襪海箸砲覆蹐Α��崕劼靴燭茲Δ法△海例t��にはいろいろある。ゲートを4�妓�から囲むFET(ゲートオールアラウンドFET)や、ナノワイヤーFET、量子井戸finFET、TFETがある。「新しいソリューションが��要だ。ゲートオールアラウンドFETのような複雑な構�]が求められよう。しかし、今の所どれが本命なのかまだはっきりしていない」とThean��は言う。

言うまでもないが、不確定要素は�Hい。しかし5nmでもムーアの法�Г���くと言われている。「5nmでは、トランジスタ当たりのコストが依��として��少する�妓�だろうと予�Rされている。もしこれらのイノベーションが��きなかったら、5nm�\術はおそらく��き換えられてしまうだろう」とGlobalFoundriesの�\術スタッフのディスティングイッシュメンバーであるWitek Maszara��は述べている。

��実、他の���I肢は、�貭��妓�に行くことである。例えば、IMECは�e型ナノワイヤー構�]を開発している。加えて、2.5D/3Dスタックダイもある。しかし、この�\術は未だに主流になっていない。そして、CEA-LETIはモノリシックの3Dを進めている。この�\術では、先端トランジスタを互い違いに�e�妓�に�_ねていく。

時が経つにつれ、半導���噞は二つの�Oを採るだろう。チップメーカーは��来のチップアーキテクチャを�{求するだけではなく、3Dのような�\術も�pけ入れるだろう。問��は��しく���Iすることだ。5nm以�Tでは、さらに未��数が�\える。シリコンを3nm以�Tももっと見えなくなる。カーボンナノチューブ、グラフェンなど���zな2D�\術が�C白そうだが、これらの材料もまた�Mしい問��を含んでいる。

すでに述べたように、スケーリングは見通せる�Z未来も��くだろう。しかし、ムーアの法�Г魄欸eすることはコストがかかり、�Mしい�\術になるだろう。