EIDEC、グローバル協��で10nm��の加工にEUV導入�`指す（1）〜��要
EUVのマスク、レジスト�\術開発のコンソーシアムである、EUVL基盤開発センター（EIDEC）が最�Zの��動報告を行った(図1)。�S長13.4nmのX線を使うEUVリソグラフィでは、ASMLだけが露光����を開発しているが、EIDECは露光����以外のEUV基本�\術を�pけ�eつ。出�@は国内13社で、�L(zh┌ng)外5社も共同研�|で参加、��原��作所とレーザーテックは����開発パートナーとして参加、3�j(lu┛)学と�噞�\術総合研�|所も参加する�k�j(lu┛)コンソーシアムだ(図2)。
図1 EIDEC Symposium会場
図2 EIDECの開発プロジェクト構成 �匲学＋�L(zh┌ng)外という世�c��模のコラボになった
出�Z：EIDEC
これまで、ArFエキシマレーザー（�S長193nm）を使って28nm、20nmと�S長よりも狭い幅のパターンを加工してきた。光の�S長よりも�]いパターンを加工するためには、�e�Sと横�Sのどちらか�k��(sh┫)だけを通すようにパターンを�k��(sh┫)向に揃えなければならない。加えて、28nm以下の微細加工となると、ダブルパターニング�\術を使わざるを�u(p┴ng)ない。微細なパターンでなければリソグラフィ工��は1度で済んだが、ダブルパターニングは1�v加工したパターンの間をぬってL/S（線幅/線間隔）を半分にするため、もう�k度加工する。このためプロセスマージンが��(f┫)る。10nm以下の微細加工ではトリプルパターンは考えにくい、という�T見も�Hい。3�vの加工プロセスで�kつのパターンを形成する�lだから、スループットも�j(lu┛)きく低下する。
10数nmまではダブルパターン�\術で何とかしのいできたが、10nmを切るような加工だとやはりEUVが��要とされる可��性は�j(lu┛)いにある。EIDEC Symposium 2013では、IntelとASMLが10nm以下から�]浸ArFレーザーとEUVとの����という考えを��らかにしたが（参考�@料1）、EUVの実現なしで微細化は�Mしくなってきた。EIDECプロジェクトは2011�Q度に始まり2015�Q度に終了する時限プロジェクトだ。終了までにEUVのマスクブランクおよびパターン��きマスクの外�荼��hと、EUVレジストとそのプロセスのメドを��けることが�`�Yとなっている。
図3 EIDECの開発プログラム 出�ZEIDEC
図3に��(j┤)すように、EIDECはこのシンポジウムにおいて、マスクブランクスの���]と検�hの基本データが揃い、パターン��きのマスクはハードウエアが出来たことを報告した（参考�@料2）。レジスト開発では、ネガ型レジストの進�t、レジストのアウトガス検出�h価�\術を提案した(参考�@料3)。さらに今�vから、ジブロックコポリマーを�W(w┌ng)��して�O動的に微細パターンを作るDSA（Directed self-assembly）�\術もテーマに入れることを��らかにした。DSAとEUVを?q┗)���すること�?0nm未満のパターン形成を�`指す。
(��く)
参考�@料
1. EUV時代が見えてきたか、IntelがASMLと歩調を合わせ10nmに照�� (2013/05/22)
2. EIDEC、グローバル協��で10nm��の加工にEUV導入�`指す（2）〜マスク検�h (2013/05/31)
3. EIDEC、グローバル協��で10nm��の加工にEUV導入�`指す（3）〜レジスト (2013/05/31)
