図1　TSMC シニアバイスプレジデント兼副共同最高業��執行責任�vのKevin Zhang��

TSMCは、2nmプロセスノードからA16（1.6nmノード）へのロードマップを��すと同時に、先端パッケージングにも�R��する。再配線層のインターポーザーは単なる配線の再構成をするだけではなく、アクティブなチップも�mめ込む構�]、�Xを逃がすサーマルビア、さらにはシリコンフォトニクスにより光導光路を�kつのサブストレートに設ける構�]（図2）などについても��らかにした。

図2　1パッケージ内のI/O�v路にSiフォトニクスを導入　出�Z：TSMC

TSMCはなぜ先端パッケージに��を入れるか。6月はじめのComputex Taipei 2024でNvidiaのCEOであるJensen Huang��が述べたように、ムーアの法�Г箸いΔ茲螢妊福璽匹遼��Г世�、微細化が行きつくところまで行きついた感があり、微細化のスピードが緩む�k��(sh┫)で、�收�AIによってAIコンピューティングパワーへの要求が指数関数的に�\加してきた。Huang��は、微細化�\術とコンピューティングパワーのギャップがますます広がり、コンピューティングパワーのインフレが��きていると表現した。これを解��する��(sh┫)法は、微細化ではなく先端パッケージ�\術であると共に、ウェーハスケールインテグレーションでもある。

TSMCがシリコンフォトニクスに触れたのは、これが初めてと思われる。シリコンフォトニクスはチップ�屬瞭�出��関係のみで、チップ内の演�Qはもちろんシリコンが担う。�|極的には1パッケージ内のI/O�霾�をシリコンフォトニクスで構成し、消�J電��とレイテンシを1/10以下にする。

パッケージング�\術の他にコンピューティングパワーを�屬欧訃}段として、Cerebrasが実��化しているウェーハスケール集積�v路�\術がある（図3）。Cerebrasは300mmウェーハからシリコンを21.5cm角で四角く切り�Dった巨�j(lu┛)な1チップを設��し（参考�@料1、2、3）、TSMCが���]している。最初は12nm、次に7nm、そして今�Q開発したCS-3は5nmプロセスで���]しており、集積されたトランジスタ数は最初の1兆個から��3世代では4兆個に�\えている。ウェーハ1��でAIコンピュータが可�Δ砲覆襦�

図3　ウェーハスケール集積�v路だと、コンピューティングパワーは40倍に　出�Z：TSMC

TSMCと共同でCerebrasはウェーハスケール集積�v路を開発したが、TSMCはこの�\術も��(li│n)�I肢（オプション）として掲げている。��(j┤ng)来、�收�AIを推進する顧客がウェーハスケール集積�v路を要求する場合は、PDK（プロセス開発キット）を���Tして応えていくつもりか、とKevin��に��問したところ、Yesと答えた。TSMCは、NvidiaのHuang CEOが述べていた「コンピューティングパワーのインフレ」に応える�\術をオプションとしてウェーハスケール集積�v路を���Tしていることで、かつてのウィンテル（MicrosoftとIntel）の関係のように、TSMCとNvidiaの関係が��(j┤ng)来ありうることを��唆している。

参考�@料
1. 「Cerebras社、ウェーハ��模のAIチップを実�△靴織灰鵐團紂璽燭鯣�売」、セミコンポータル、(2024/07/02)
2. 「7nmプロセスで���]したウェーハ��模の巨�j(lu┛)なAIチップ」、セミコンポータル、(2021/04/28)
3. 「Cerebras、4兆トランジスタの��3世代ウェーハスケールAIチップを開発」、セミコンポータル、(2024/03/15)