TSVの睛墑步を玲める士燙芹彌緘恕によりFPGAの礁姥刨を懼げるザイリンクス
勢ザイリンクス家は、シリコンインタ〖ポ〖ザ禱窖を蝗い、FPGAチップを剩眶つなぐ糠しい光礁姥步禱窖を倡券したと券山した。3D IC脫の禱窖であるTSV∈through silicon via∷を蝗いながら3肌傅にチップを姥み腳ねるのではなく、2肌傅に芹彌する。僥に姥むとTSVホ〖ルの芹彌の擴嘎やインタ〖ポ〖ザにおける芹俐肋紛の極統刨が祿なわれるため、附檬超では辦嬸のイメジャ〖を近いて瀾墑步されていない。
哭1 TSVとシリコンインタ〖ポ〖ザを蝗い3D ICの睛墑步へ媽辦殊を僻み叫す
ザイリンクスがこの禱窖を券山した眷疥は駱涎である。駱涎にはASEという稿供鎳ファウンドリ坤腸ナンバ〖ワンの措度があり、漣供鎳ナンバ〖ワンのTSMCもある。TSV禱窖は漣供鎳、稿供鎳のどちら婁でもできるプロセスである。それぞれの漓度メ〖カ〖が駱涎にあることは、ユ〖ザ〖から斧ると悸にビジネスのやりやすい孟拌となり、駱涎が3D ICの凋爬にふさわしい凋爬となりうる。
この禱窖は、FPGAの礁姥刨をム〖アの恕摟と鼎にさらに懼げようとするときに蝗う禱窖である。FPGAは呵姜瀾墑に蝗うことは旦で、たいていの眷圭SoCなどの光礁姥ICを肋紛する眷圭の肋紛のハ〖ドウエア浮沮に蝗うことが驢い。このためチップの漓銅燙姥はそれほど啼瑪にならない。海攙の禱窖のように剩眶のチップを玻に事べる數恕は3肌傅步の呵沒調違にある。
ただし、玻に事べるメリットは部か。FPGA瀾墑を1改ずつ事べても票じように斧えるが、帽攣チップを1改ずつ儡魯するユ〖ザ〖から斧ると、芹俐供鎳が潤撅に剩花になる。光礁姥のFPGAを鎢儡させたチップ票晃をつなぐ眷圭には1它もの儡魯爬をデ〖タが瘤ることになるという。インタ〖ポ〖ザからTSVでボ〖ル眉灰を叫せばプリント答饒メ〖カ〖の妊わしさは驕丸と恃わらない。ユ〖ザ〖にとってはリスク汾負となる。2つのFPGAチップをプリント答饒懼に事べる眷圭と孺べると、腳ねたシリコンでは儡魯のバンド升は1W碰たり100擒となり、レイテンシは1/50に教まると票箕に、光廬のシリアルあるいはパラレルI/Oは蝗わなくて貉む。
ザイリンクスは、この禱窖を28nmのVirtex-7シリ〖ズのLX2000Tデバイスに努脫し、すでに掐緘材墻なソフトウエアサポ〖トツ〖ルISE Design Suit 13.1を蝗ってソフト倡券できるとする。この28nmのLX2000Tは、附哼呵黎眉の28nmプロセスを蝗った呵絡礁姥刨のFPGAと孺べてロジック推翁は3.5擒笆懼になり、シリアルトランシ〖バを礁姥した光礁姥の28nmFPGAと孺べてもロジック推翁は2.8擒にも茫するという。
このチップは光礁姥羹けマイクロバンプ禱窖を蝗い、TSMCの28nmプロセスで欄緩する。剩眶のFPGAをプリント答饒に烹很する眷圭と孺べて、久銳排蝸、システムコスト、答饒攙烯の剩花さ、のどれも鏈て庭れているとしている。TSMCのシニアバイスプレジデントであるShang-Yi Chiang會によると、TSVとシリコンインタ〖ポ〖ザを蝗ってシリコンをその懼に烹很する數恕は、ザイリンクスにとってリスクが汾負され、翁緩龐懼にあるという。
