MIRAIプロジェクトがU-CMOS（新構�]極限CMOSトランジスタ）と�}ぶトランジスタ�\術の�k環としてGeトランジスタは位��づけられる。今�vの試作ではバルクのGeを��いたが、いずれGe on Silicon基��に集積されることをもくろむ。Geは最初にトランジスタが発��されたときに使われた材料。バンドギャップが小さく、�W定な�┣祝譴�できないため、�W定な�┣祝譴魴狙�できるシリコンにとって代わられた。

しかし、Geの高い�‘暗戮呂笋呂衞ノ�的。理�b的には4000〜5500cm2/Vsとシリコンの3倍以�屬療纏��‘暗戮魴eつ。かつての弱点であった小さなバンドギャップに�瓦靴討蓮△劼困澆魏辰┐��‘暗戮�5500 cm2/Vsから4000 cm2/Vsに落としていくと理�b的に広がっていく。現実に、Si�屬貿�いGe薄膜を形成するとGeはバルクよりもバンドギャップが�jきくなる��向があり、100℃くらいまで使える可��性はある、という。

さらに�M��であった�O���┣祝豬狙�には、Siの微細CMOSトランジスタがSiO2からhigh-k絶縁膜を��いるように代わってきていることがGeにとっての�{い風となる。今でもGeO2やGeOは�X処理によってゲートリーク電流が�\加するという�L点がある。

Geトランジスタの基本プロセスとして、high-kメタルゲート、Hf�┣祝��Uに代わるLaAlO3�Uをゲート絶縁膜に使い、チャンネルに歪を加えて格子�g乱を��らす。ソースからの電子を加�]するためのショットキーバリヤ接合、浅い接合のためのドーパントの拡�g抑�Uなど、をフル����する。

試作したGeトランジスタは、Ge表�Cに原子層0〜10層のSr（ストロンチウム）をバッファとして�\積し、その�屬�LaAlO3を形成する。その後200〜800℃で�X処理してもhigh-k膜のLaAlO3からOが拡�gすることはなく、Ge表�CのSrはSrGexという化合�颪�出来る。Srの量をゼロから10層まで�\やすにつれ、ゲートリーク電流は����する。しかもSrGex による等価�┣祝豸�EOTは0.2nmしか�\えない。

試作したpチャンネルMISFETの��孔�‘暗戮蓮∈能j481 cm2/VsというシリコンのnチャンネルMOSFET並みの値を�uた(下の図)。これは7.5原子層の時の値で、10原子層を�\積すると表�Cが荒れてしまい、�‘暗戮狼僂辰敦�少してしまった。

ソース・ドレインの浅い接合に関しては、nチャンネルMISFETの試作ではP(燐)がGe中を�]い�]度で拡�gするため、この拡�gを�VめるためB（ボロン）のストッパ�覦茲鮴澆韻襪海箸�600℃で30分間、N2雰囲気中で�X処理してもPはほとんど拡�gしないことがわかった。

ソースにショットキーバリヤ障壁を設けて、電子や��孔のエネルギーを�eち�屬押∩�行�]度を�屬欧襪箸い�試みを昨�Q、報告したが、ソース・ドレインのNiシリサイドの下にAsをイオン�]ち込みすることでショットキーバリヤの高さを調�Dできることがわかった。Asの�]ち込みドーパント量を2×10の14乗から4×10の14乗に変えることによってバリヤハイトは0.1eVから0.4eVへと変化した。

リソグラフィなど微細加工したゲート線幅がばらつくラインエッジラフネスによって、チャンネル長もばらつく��向があったが、このAsの接合直下の偏析はむしろチャンネル長のバラつきを抑えるというありがたいボーナス効果もあった。ただし、トランジスタを�H数試作してそのバラつきを調べるといったデータはまだ採っていない。