この実�xでは、Millennium Research for Advanced Information Technology (MIRAI)プロジェクトが、200mmウェーハの中に26個のTEGチップを作り、�QTEGチップには20個のサブチップを作った。20個のサブチップの中に、100万個のトランジスタアレイ�霾�をnおよびpチャンネル2カ所設けたもので、�Q100万個のnMOSトランジスタ、100万個のpMOSトランジスタからなる。アレイのトランジスタはnMOS、pMOSともすべて同じ向きに作り込んだ。このような�j量のトランジスタアレイを使ってサブスレッショルド電流��性やVthを�R定しばらつきを�h価した。

100万個のトランジスタについて�R定したVthを、�搥頻度を��すワイブル分布としてまとめると、きれいな直線�Xを�Wき、����分布していることがまずわかった。しかも、このVthは中央値から±5σ（σは�Y��偏差）とかなり広い�J囲に及んでいる。ただし、その1σはpMOSが43mVであるのに�瓦靴�、nMOSは65mV、とばらつきはpMOSよりも�jきかった。

ばらつきの原因を探るため、プロジェクトはVthをノーマライズして表現することを考えた。ノーマライズの�}法として、Vthのばらつきσ（�Y��偏差）とゲート長Lとゲート幅Wで表す�桔，�あるが、これではゲート�┣祝豸�や不純�馭仕戮砲茲辰督樟�性が�jきく崩れた。そこで、プロジェクトでは、Vthの�Y��偏差を(Tox＋0.8nm)(Vth＋0.1V) / LWのルートでプロットしてみると、Vthのばらつきは直線的に表すことができた。

ここで、Toxのゲート�┣祝豸�に0.8nmを加えた量はMOS反転を��こした時の実効的な（あるいは電気的な）�┣祝豸�を表したものである。また、Vth＋0.1Vは、Vthにおけるメタルと半導��との仕��関数の差からなるフラットバンド電圧、および表�Cポテンシャルの寄与分-0.1Vを加味したもので、実効的にqNWdep/Coxという式で表わされる（Wdepは空��層の幅、Coxはゲート�┣祝豸�）。つまり、Vthのばらつきへの寄与が不純�馭仕戮里个蕕弔�ではないかという仮説のもとに、Vthのばらつき、すなわちσを不純�馭仕�Nが寄与する式でノーマライズした。

実際には図に��されるように、pMOSとnMOSとで違った�T果が�uられた。pMOSの場合、不純�馭仕戮�違っても�k定であるため、Vthのばらつきは純粋に不純�馭仕戮里个蕕弔�だけで��まることがわかった。しかし、nMOSでは不純�馭仕戮�違ってもその��きはほぼ�k定だが濃度が高くなるにつれ��きも高くなる��向があった。このため、Vthのばらつきが不純�馭仕戮世韻任呂覆�、他の要素も加わっていると判��した。

プロジェクトでは、フラットバンド電圧、反転層の厚さ、シートチャージ（�c�C��位や，ゲート絶縁膜中の�w定チャージ，�c�Cにパイルアップした不純�餮胸劼覆匹料躱痢砲覆匹�あやしいとにらんでいるが、まだ��定するには至っていない。このために�┣祝譴慮�さのばらつきや�c�Cの荒れ、などを�駘�的に�R定するための�\術開発とシミュレーション�\術の開発に�Dり組んでいる。