NECデバイスプラットフォーム研�|所は、3次元ICの楉姪填砲蛤毒枩�の役割を�eつ、シリコンインターポーザーにデカップリングコンデンサを作り込んでしまうという�\術を開発した。デジタルLSIが発�擇垢襯離ぅ困鰺泙┐襪燭瓩法△海離妊�プリングコンデンサの容量をμFオーダーと�j(lu┛)きくし、周�S数応答も�]くする��要がある。このため��(d┛ng)誘電��材料をキャパシタ絶縁膜に��いた。

このインターポーザーは、LSIとほぼ同じ�j(lu┛)きさで、LSIとの接��には楉姪填�TSV（through silicon via）を��いている。そのインターポーザーはLSIパッケージ基��とそのまま接��する。今�v、�H数のチップをSiウェーハインターポーザーに実�△掘▲ΕА璽魯譽戰襯僖奪院璽献鵐亜�WLP）�\術で実�△靴織船奪廚鮴擇蟒个后▲船奪廖Ε帖次ΕΕА璽論橙��\術を��いた。

まず、Siウェーハインターポーザー���CにMIM（金��-絶縁膜-金�錙砲離�ャパシタを形成する。キャパシタの誘電��SrTiO3の厚みは60nm。その後、シリコン基��にTSVとなる�霾�のシリコンを50μm��度の深さまでエッチングし、絶縁膜を介して電極を�mめ込む。出来た電極�屬俣H数のLSIチップを実�△掘▲▲鵐澄璽侫�ルで�w定した後、チップ�霾�をモールディングする。その後、Siインターポーザーを50μmまで薄く削ることでインターポーザーに�mめ込んだ電極を露出させる。その�屬砲気蕕謀填縫僖奪匹鮴澆韻襪�WLPが完成する。

Siインターポーザーを積層した3次元ICチップを-40〜+125℃の�a(b┳)度サイクル試�xを1000�v行ったが、8個の試料はすべてパスした。キャパシタンスはチップ1個につき1μF��度ある。

IMECは、楉姪填砲肇轡螢灰鵑諒匹箸隆屬�5μmと厚いポリマー膜で絶縁するという�\術を開発した。これまでは50〜100nmのCVD�┣祝譴簔皺祝譴��戮辰討い燭�、楉姪填砲隆��斃椴未�下がらなかった。今�vはその50〜100倍もの厚さのため寄�斃椴未���来の1/50〜1/100になる。

ここでは、パイレックスガラス�屬縫瓮織襪鬟僖拭璽縫鵐阿靴討�き、厚さ50μmのSiウェーハをその�屬忘椶擦襦�レジスト塗布・パターニング、RIEエッチングにより��柱をくり�sくようにリング�Xにシリコンを削る。絶縁膜として働くポリマーを塗布により削ったリング�Xの穴を�mめ、レジストを塗布パターニングした後残ったSiの��柱をエッチングで削る。その後シードメタル、Cuメッキ�mめ込みにより電極を形成する。

発表したIMEC Process Technology DivisionのInterconnect, Packaging & Systems Integration担当研�|�^、Deniz Sabuncuoglu Teczan��(hu━)は、今�vの��め�}となるリング�Xパターンのエッチングは��来のボッシュプロセスを使い、3μm/分のエッチレートで行ったため下まで楉未垢襪里�15~16分ですんだと言う。