Intelがマルチコアプロセッサとコアごとのメモリ〖をTSVでつなぐシステムを券山
勢Intel家は、3肌傅チップスタック悸劉がマルチコアプロセッサシステムのメモリ〖バンド升を弓げるのに銅跟であることを、ASET∈畝黎眉排灰禱窖倡券怠菇∷肩號のInternational 3D System Integration Conference 2008で績した。澎疊籬洛拍惰の辦ツ抖怪撇で倡號された、海鉗の3D-SICは、答拇怪遍を崔め28鳳の怪遍券山と18鳳のポスタ〖セッションがあった。
附哼、メモリ〖のバンド升がプロセッサのI/Oデ〖タレ〖トについていけないほど汗がついてしまっている。この汗を教めようという券鱗がIntelの回羹する3肌傅悸劉である。メモリ〖のバンド升を弓げるため帽姐に事誤にデ〖タを艱り叫すなら汗瓢數及では400ピンものデ〖タ俐が澀妥になる。その付傍の辦つはI/Oラインの慨規の覓れによる。慨規僑妨は束れ、すなわちシグナリインテグリティが礙くなるため、ノイズ灤忽はもちろんのこと、プリエンファシス、イコライザ借妄などの僑妨臘妨借妄が澀妥になり攙烯が剩花になってしまう。しかも尸邵年眶攙烯弄な排姬僑としての瓤紀を雇胃しなければならない。3肌傅スタック悸劉でプロセッサのタイルとメモリ〖のタイルとの調違が奪ければ、芹俐鳥鉤やインダクタンスの逼讀は痰渾できるため、シグナルインテグリティの肋紛が潤撅に弛になる。
Intelが績したこの3肌傅悸劉システムは、80コアを礁姥したプロセッサチップの面のコア∈タイルと鈣ぶ∷と20MバイトのSRAMチップを80ブロックに尸けそれぞれのブロックをタイルとバスで馮ぶというシステム菇喇である。メインメモリ〖とアクセスする漣に、L1、L2キャッシュに裁え、ロ〖カルメモリ〖も芹彌することで、光廬拉を拜積できる。
稱プロセッサタイルとメモリ〖タイルは42ピンの奶撅のバスで馮んでいる。このバンド升は、3GHz瓢侯のフルコアクロックで1タイル碰たり12Gバイト/擅となり、尉チップ鏈攣のバンド升は、畝事誤コンピュ〖ティングにふさわしい1Tバイト/擅になる。SRAMの久銳排蝸は7W、I/Oでのそれは2.2Wである。
80コアを烹很したプロセッサチップの絡きさは、21.72mm x 12.64mm= 275mm2で、タイル辦つの絡きさは2.0mm x 1.5mmである。プロセッサチップは、65nmのCMOSプロセスで瀾隴し、另トランジスタ眶は1帛改に第ぶ。チップ帽攣のパッケ〖ジだと、1248ピンのLGAに14霖芹俐、343慨規俐を箭推する。20MバイトのSRAMチップも票じ絡きさの275mm2である。尉莢をつなぐTSV∈through silicon via∷のピッチは190μm。
姥霖菇隴としては、LGA∈ランドグリッドアレイ∷答饒の懼にSRAM、その懼にマルチコアプロセッサチップ、さらに庶錢饒とヒ〖トシンクを很せていく。尉チップはフェ〖スツ〖フェ〖スで儡魯する。怪遍した票家Microprocessor Technology甫墊疥のShekhar Borka會は、これまでは芹俐で久銳する排蝸は痰渾されてきたが、メモリ〖がDDR3へと光廬になるにつれ、この久銳排蝸猖簾は風かせなくなるとみている。
