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IntelがマルチコアプロセッサとコアごとのメモリーをTSVでつなぐシステムを発表

Intel社は、3次元チップスタック実△マルチコアプロセッサシステムのメモリーバンド幅を広げるのに~効であることを、ASET(先端電子\術開発機構)主のInternational 3D System Integration Conference 2008でした。東Bh代田区のkツ橋講堂で開された、今Qの3D-SICは、基調講演を含め28Pの講演発表と18Pのポスターセッションがあった。

現在、メモリーのバンド幅がプロセッサのI/Oデータレートについていけないほど差がついてしまっている。この差を縮めようという発[がIntelの指向する3次元実△任△襦メモリーのバンド幅を広げるため単純に並`にデータをDり出すなら差動(sh┫)式では400ピンものデータ線が要になる。その原因のkつはI/Oラインの信(gu┤)のれによる。信(gu┤)S形は崩れ、すなわちシグナリインテグリティがKくなるため、ノイズ敢はもちろんのこと、プリエンファシス、イコライザ処理などのS形D形処理が要になりv路が複雑になってしまう。しかも分布定数v路的な電磁Sとしての反oを考慮しなければならない。3次元スタック実△妊廛蹈札奪気離織ぅ襪肇瓮皀蝓爾離織ぅ襪箸燐{(di┐o)`がZければ、配線B^やインダクタンスの影xは無できるため、シグナルインテグリティの設が常に楽になる。


20MB 3D-Stacked SRAM


3D Memory Architecture


Intelがしたこの3次元実▲轡好謄爐蓮80コアを集積したプロセッサチップの中のコア(タイルと}ぶ)と20MバイトのSRAMチップを80ブロックに分けそれぞれのブロックをタイルとバスでTぶというシステム構成である。メインメモリーとアクセスするiに、L1、L2キャッシュに加え、ローカルメモリーも配することで、高]性を維eできる。

Qプロセッサタイルとメモリータイルは42ピンの通常のバスでTんでいる。このバンド幅は、3GHz動作のフルコアクロックで1タイル当たり12Gバイト/秒となり、両チップのバンド幅は、並`コンピューティングにふさわしい1Tバイト/秒になる。SRAMの消J電は7W、I/Oでのそれは2.2Wである。

80コアを搭載したプロセッサチップのj(lu┛)きさは、21.72mm x 12.64mm= 275mm2で、タイルkつのj(lu┛)きさは2.0mm x 1.5mmである。プロセッサチップは、65nmのCMOSプロセスで]し、総トランジスタ数は1億個に及ぶ。チップ単のパッケージだと、1248ピンのLGAに14層配線、343信(gu┤)線を収容する。20MバイトのSRAMチップも同じj(lu┛)きさの275mm2である。両vをつなぐTSV(through silicon via)のピッチは190μm。

積層構]としては、LGA(ランドグリッドアレイ)基の屬SRAM、その屬縫泪襯船灰▲廛蹈札奪汽船奪廖△気蕕吠Xとヒートシンクを載せていく。両チップはフェースツーフェースで接する。講演した同社Microprocessor Technology研|所のShekhar Borkaは、これまでは配線で消Jする電は無されてきたが、メモリーがDDR3へと高]になるにつれ、この消J電改はLかせなくなるとみている。

ごT見・ご感[
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