稍斗湯けを斧盔えながら、你コストで潑墓を湯讒に叫すFPGAˇASICメ〖カ〖
海攙の沸貉稍斗で孺秤弄燼の栗かったFPGAメ〖カ〖が稍斗湯けを斧盔え、警ないコスト/リソ〖スで肌の糠しい輝眷倡麥に罷瓦を斧せている。FPGAメ〖カ〖トップのXilinxは、リファレンスデザインプラットフォ〖ムに很せたVertex-6のサンプル叫操を幌めた。AlteraやActel、糠徊のSiliconBlue Technologies家などはそれぞれの潑佰拉を欄かし、ニッチ輝眷を妨喇すると票箕に、ASICメ〖カ〖の駱涎Global Unichipも肋紛禱窖を紳達(dá)に喇墓烯俐を閃く。
Xilinxは、佰なる炳脫尸填でも鼎奶の倡券答撩となるタ〖ゲットデザインプラットフォ〖ムを海鉗の2奉に券山したが、そのデザインプラットフォ〖ムに很せるFPGAである、Spartan-6とVirtex-6のうち、Virtex-6をサンプル叫操し幌めたことをこのほど券山した。Spartan-6はすでに2奉にサンプル叫操を倡幌していた。これにより45nm/40nmノ〖ドのVirtex-6を肋紛できるようになる。
XilinxのVincent Ratford會(huì)
Virtex-6の呵介の瀾墑は、Virtex-6 LX240Tという200它ゲ〖ト憚滔のFPGAである。これを侯ったのは、≈ASICの70%が200它ゲ〖ト憚滔だからだ∽と票家シニアバイスプレジデントのVincent Ratford會(huì)は咐う。ただ、このFPGAが腳妥なのは、タ〖ゲットデザインプラットフォ〖ムを蝗えるからである。≈ここ眶鉗杠狄から咐われていることは、IPやソフトウエア、ボ〖ドなしのテクノロジ〖など瓦しくはない、ということだ。杠狄はシリコンではなくもっと剩花なソリュ〖ションを滇めている∽と票會(huì)は動(dòng)拇する。だからこそ、杠狄の冷え粗ない妥滇に炳えるために灤廈房の倡券プラットフォ〖ムを菇蜜した。
≈帽に200它ゲ〖トのFPGAでさえ稍澆尸。擦呈や久銳排蝸、澀妥なIP、肋紛緘恕にこれまでの高垂拉があるかどうか、なども澀妥だ。Virtex-6とこのプラットフォ〖ムがあれば1000鳳の肋紛のチャンスがある∽としている。潑に、この沸貉稍斗のもとでは警ないR&Dコストでソリュ〖ションを侯り懼げることが腳妥になる。タ〖ゲットデザインプラットフォ〖ムはこの妥滇にぴったりのツ〖ルとなる、としている。このプラットフォ〖ムを蝗って杠狄の瓦しい擦猛を納裁できるという條だ。このタ〖ゲットレファレンスデザインボ〖ドは、ビデオ雌渾、奶慨、緩度擴(kuò)告、板聞脫イメ〖ジングなどの炳脫を1駱のプラットフォ〖ムで肋紛できる。
戮のFPGAメ〖カ〖はこの稍斗の箕洛をどう欄き卻くか。その黎の肥丹攙牲稿にどのような緘を慮つか。Globalpress Connections 肩號(hào)のパネルディスカッションにおいて、AlteraのHardCopy ASIC嬸嚏シニアディレクタのDave Greenfield會(huì)は、久銳排蝸の你負(fù)こそ呵奪のトレンドにあるため、これを卿りにしてコストと久銳排蝸の潑墓を欄かすとしている。ロ〖エンドからハイエンドまで路えているAlteraにとって、FPGAで肋紛したソフトウエアをASICに皖とし、チップを井さくしてコストを布げるという緘恕Hardcopyが蝗える。もちろん、TSMCの40nmプロセスを呵介に蝗った柴家だとしてハイエンド瀾墑にも灤炳できるとしている。
焊からSiliconBlueのKapil Shanker會(huì)、Global UnichipのKurt Huang會(huì)、AlteraのDavid Greenfield會(huì)、ActelのRichard Kapusta會(huì)
懼の2絡(luò)FPGAメ〖カ〖よりも卿り懼げは警ないが、Actelはフラッシュベ〖スのFPGAを納第している。票家マ〖ケティングおよびビジネス倡券嬸嚏のバイスプレジデントRich Kapusta會(huì)は、媽3坤洛のフラッシュベ〖スFPGAの你久銳排蝸瀾墑は略怠箕に2μWと井さいとしている。フラッシュベ〖スのFPGAは2008鉗38%も凱びたという。130nmプロセスでも你久銳排蝸で你コストのソリュ〖ションが卿り濕だと肩磨する。
これに灤して2006鉗に肋惟したばかりの糠FPGA柴家SiliconBlueは癱欄羹けの你久銳排蝸に廟蝸する。票家CEOのKapil Shankar會(huì)は、スマ〖トフォンやスマ〖トカ〖ド、ネットブックなどの肋紛を減瞞していると揭べた。海のカメラフォンにはズ〖ムやBluetooth、IR擴(kuò)告攙烯などさまざまな怠墻が烹很されており、これ笆懼糠怠墻を烹很できないが、FPGAだとそれができるとしている。潑に啡掠排廈に海稿ピコプロジェクタを烹很しようとすると驕丸のASICでは、肋紛し木さなければならない。このほど叫操した65nmプロセスのSRAMベ〖スFPGAは20μWという你久銳排蝸でフル瓢侯できるという。
このパネルディスカッションで停辦、ASICメ〖カ〖のGlobal Unichipマ〖ケティング嬸嚏のディレクタKurt Huang會(huì)は、≈セルベ〖スASICを胺っているが、わが家はサプライチェ〖ンのためのインテグレ〖タである。カスタマの妥滇を艱り哈み、ASIC肋紛を緘齒けてきたファブレスだからこそ、カスタマのデマンドを眠姥している。だから你コストにできる∽と肩磨する。もちろん、ASICはFPGAよりもチップ燙姥が井さい。ASICベンダ〖はROI∈抨獲跟唯∷をみるとファブレスでしか喇り惟たないビジネスではないかと慨じている。
≈澄かにASICのテ〖プアウト鳳眶はスロ〖ダウンしているが、わが家の動(dòng)みはシステムレベルから久銳排蝸を布げられるという爬だ。ESL∈electronic system level∷ア〖キテクチャレベルで久銳排蝸啼瑪を豺ける悸蝸があるからこそ、賂哼擦猛がある∽と動(dòng)丹だ。さらに、≈IPや肋紛が剩花になりすぎてきたためカスタマの妥滇を攔り哈んだ肋紛ができるデバインハウスが警ないこともわが家には銅網(wǎng)∽としている。嘆漣は咐えないが、ある泣塑の染瞥攣メ〖カ〖からもデザインを減廟していると改侍インタビュ〖で慮ち湯ける。
