EDAの中のニッチ�x場に食い込み、��々最新版を提供する��湾SpringSoft社
デジタルLSIの設��検証ツールと、カスタム・レイアウトエディタに��化するSpringSoft社が二つの新����を発表、アグレッシブに売り込みをかけている。��湾と�盜颪砲修譴召賈楴劼���くSpringSoft社は、�A収を繰り返してきた�Z型的なEDAベンダー。だが、独��のニッチマーケットに集中する同社の戦�Sは��湾企業らしいやり��(sh┫)であり、日本企業とは��く異なる。
もともと検証とレイアウトの二つの分野に�咾�った創業�vが1996�Qに作った会社であるため、この二つの分野を�啣修靴覆�ら成長させている。会社は��湾発の最初のEDA企業である。創業�vはDracuraと�}ばれたEDAツールを���]販売していたECAD��湾出身。そのECADとケーデンス��湾のメンバーが�k緒になってできたのがSpringSoftである。インタビューしたSpringSoft USAの社長でありワールドワイドコーポレートマーケティングVPのScott Sandler��はその後、ケーデンスから加わった。
��湾のEDAツールをどうやって�盜颪籠�本で売るか。セールスチャンネルを設けるため�盜颪�Novasという�@の企業を作り、Verilogデバッガ����Debussyを作って販売した。その後、財��基盤がしっかり�wまり、�\術的にも�咾�なったため1999�Qに��湾の証�w�D引所に�崗譴靴�。2007�Qに独�Oブランドを作ることを��め、SpringSoftとした。今は��湾と�盜颪頬楴劼���き、世�c中に販売チャンネルを�eつグローバル企業になった。顧客は700社。
デジタルLSIの検証ツールとしては、このほどSystemVerilogテストベンチ（SVTB）のデバッグをサポートするVerdi�O動デバッグシステム最新版を発表した。SystemVerilogとは、もともとハードウエア記述言語であるVerilogを検証にも使えるように拡張した言語である。�b理を記述している文章にデバッグがないかを検証するためのツールがVerdi。テストパターン(テストベンチ)をSystemVerilogで�收�し、そのSVTBのバグを除去する作業がここで言うデバッグである。このデバッグ作業を�O動化し、テストベンチデータを効率よく記�{しシミュレーションした後にデバッグすることでやり�Dりの�v数を��らし検証サイクル時間を��らしたのがVerdi最新版だ。
このVerdiではバグを�O動的にトレースし見つけてくれるためエンジニアはデバッグ時間を�]縮できる。それも�S形だけではなく、トレースや�X��図でも��してくれる。これまでは、テストベンチをSystemVerilogで作成する場合でも�~単ではなかった。ソフトウエア的にデバッグ出来る�\術が求められていた。
Verdi最新版では、構�]化されたメッセージをベースにしており、独�O仕様でテストベンチ作成を理解しやすいツールだとしている。このため、デバッグを何度もインタラクティブにやり�Dりする��要が少なく、時間を�]縮できるという。
レイアウトが�v路図通りになっているかをチェック
�k��(sh┫)、デバッグツールとは��く関係のない、カスタム・レイアウトエディタとしてはLakerプロセスデザインキットをUMCの65nmプロセスに�官�できる最新版を発表している。これはアナログやミクストシグナル、RFなどの設��に向くカスタム設��ツールである。カスタムICにかかる時間の30〜50%がレイアウトだとSandler��は言う。このレイアウトが適切かどうかを確かめるツールがPDK（プロセスデザインキット）である。
SpringSoftのLaker PDKは、DRC（デザインルールチェック）エンジンを�eち、ルールドリブンのレイアウトと、�v路図ドリブンレイアウトを行い、作りつけの配線作成もある。DRCは配線幅や間隔、ビアやコンタクトなどの枠の幅などをチェックするもので、LVS（レイアウト���v路図）はレイアウトがトランジスタ�v路と合っているかどうかを��めるツールである。�v路が微細化するにつれ、チェック項�`はうなぎのぼりに�\え、180nmと65nmの高周�S（RF）�v路で比較した例ではDRCは180nmだと4016行だったが65nmでは2万3464行に�\え、LVSは180nmで3867行が2万5574行にまで膨らんでしまう。
Laker PDKでは、トランジスタをいくつか含むPCell（パラメータ化されたセル）�v路としてpyCellとtcl PCell、MCellの3�|類の基本セルも�eつ。Pycellは�k般的にどのファウンドリもサポートする�@��セルで、tcl PCellは昔からある基本的なセルだが、�Q社、�\術ノードごと、ファウンドリプロセスごとに定�Iし直さなければならない。MCellはLaker独��のセルで、�v路図ドリブンレイアウト（SDL）フローにおいてその便�W(w┌ng)さが�擇�てくる。MCellは�O動的に最小�C積と最�]配線のレイアウトを出��してくれ、しかもDRCもLVSもパスできる理�[的なレイアウトになるもの。コンタクトやビアホール、ガードリングなど微細化でレイアウトが厳しくなるような所に配��すると効果的だ。
今�v、��湾ファウンドリのUMC社の65nmプロセスに合うPDKをUMCと共同で開発、65nmのミクストシグナルやRF�v路、アナログ�v路などの開発に�嗄�なツールを提供することになった。
