EDAの面のニッチ輝眷に咯い哈み、魯」呵糠惹を捏丁する駱涎SpringSoft家
デジタルLSIの肋紛浮沮ツ〖ルと、カスタムˇレイアウトエディタに潑步するSpringSoft家が企つの糠瀾墑を券山、アグレッシブに卿り哈みをかけている。駱涎と勢柜にそれぞれ塑家を彌くSpringSoft家は、傾箭を帆り手してきた諾房弄なEDAベンダ〖。だが、迫潑のニッチマ〖ケットに礁面する票家の里維は駱涎措度らしいやり數(shù)であり、泣塑措度とは鏈く佰なる。
もともと浮沮とレイアウトの企つの尸填に動かった料度莢が1996鉗に侯った柴家であるため、この企つの尸填を動步しながら喇墓させている。柴家は駱涎券の呵介のEDA措度である。料度莢はDracuraと鈣ばれたEDAツ〖ルを?yàn)戨]任卿していたECAD駱涎叫咳。そのECADとケ〖デンス駱涎のメンバ〖が辦斤になってできたのがSpringSoftである。インタビュ〖したSpringSoft USAの家墓でありワ〖ルドワイドコ〖ポレ〖トマ〖ケティングVPのScott Sandler會はその稿、ケ〖デンスから裁わった。
駱涎のEDAツ〖ルをどうやって勢柜や泣塑で卿るか。セ〖ルスチャンネルを肋けるため勢柜にNovasという嘆の措度を侯り、Verilogデバッガ瀾墑Debussyを侯って任卿した。その稿、衡壇答茸がしっかり蓋まり、禱窖弄にも動くなったため1999鉗に駱涎の沮膚艱苞疥に懼眷した。2007鉗に迫極ブランドを侯ることを瘋め、SpringSoftとした。海は駱涎と勢柜に塑家を彌き、坤腸面に任卿チャンネルを積つグロ〖バル措度になった。杠狄は700家。
デジタルLSIの浮沮ツ〖ルとしては、このほどSystemVerilogテストベンチ∈SVTB∷のデバッグをサポ〖トするVerdi極瓢デバッグシステム呵糠惹を券山した。SystemVerilogとは、もともとハ〖ドウエア淡揭咐胳であるVerilogを浮沮にも蝗えるように橙磨した咐胳である。俠妄を淡揭している矢鞠にデバッグがないかを浮沮するためのツ〖ルがVerdi。テストパタ〖ン(テストベンチ)をSystemVerilogで欄喇し、そのSVTBのバグを近殿する侯度がここで咐うデバッグである。このデバッグ侯度を極瓢步し、テストベンチデ〖タを跟唯よく淡峽しシミュレ〖ションした稿にデバッグすることでやり艱りの攙眶を負(fù)らし浮沮サイクル箕粗を負(fù)らしたのがVerdi呵糠惹だ。
このVerdiではバグを極瓢弄にトレ〖スし斧つけてくれるためエンジニアはデバッグ箕粗を沒教できる。それも僑妨だけではなく、トレ〖スや覺輪哭でも績してくれる。これまでは、テストベンチをSystemVerilogで侯喇する眷圭でも詞帽ではなかった。ソフトウエア弄にデバッグ叫丸る禱窖が滇められていた。
Verdi呵糠惹では、菇隴步されたメッセ〖ジをベ〖スにしており、迫極慌屯でテストベンチ侯喇を妄豺しやすいツ〖ルだとしている。このため、デバッグを部刨もインタラクティブにやり艱りする澀妥が警なく、箕粗を沒教できるという。
レイアウトが攙烯哭奶りになっているかをチェック
辦數(shù)、デバッグツ〖ルとは鏈く簇犯のない、カスタムˇレイアウトエディタとしてはLakerプロセスデザインキットをUMCの65nmプロセスに灤炳できる呵糠惹を券山している。これはアナログやミクストシグナル、RFなどの肋紛に羹くカスタム肋紛ツ〖ルである。カスタムICにかかる箕粗の30×50%がレイアウトだとSandler會は咐う。このレイアウトが努磊かどうかを澄かめるツ〖ルがPDK∈プロセスデザインキット∷である。
SpringSoftのLaker PDKは、DRC∈デザインル〖ルチェック∷エンジンを積ち、ル〖ルドリブンのレイアウトと、攙烯哭ドリブンレイアウトを乖い、侯りつけの芹俐侯喇もある。DRCは芹俐升や粗持、ビアやコンタクトなどの先の升などをチェックするもので、LVS∈レイアウト灤攙烯哭∷はレイアウトがトランジスタ攙烯と圭っているかどうかを瘋めるツ〖ルである。攙烯が腮嘿步するにつれ、チェック灌謄はうなぎのぼりに籠え、180nmと65nmの光件僑∈RF∷攙烯で孺秤した毋ではDRCは180nmだと4016乖だったが65nmでは2它3464乖に籠え、LVSは180nmで3867乖が2它5574乖にまで四らんでしまう。
Laker PDKでは、トランジスタをいくつか崔むPCell∈パラメ〖タ步されたセル∷攙烯としてpyCellとtcl PCell、MCellの3鹼梧の答塑セルも積つ。Pycellは辦忍弄にどのファウンドリもサポ〖トする繞脫セルで、tcl PCellは牢からある答塑弄なセルだが、稱家、禱窖ノ〖ドごと、ファウンドリプロセスごとに年盜し木さなければならない。MCellはLaker迫潑のセルで、攙烯哭ドリブンレイアウト∈SDL∷フロ〖においてその守網(wǎng)さが欄きてくる。MCellは極瓢弄に呵井燙姥と呵沒芹俐のレイアウトを叫蝸してくれ、しかもDRCもLVSもパスできる妄鱗弄なレイアウトになるもの。コンタクトやビアホ〖ル、ガ〖ドリングなど腮嘿步でレイアウトが阜しくなるような疥に芹彌すると跟蔡弄だ。
海攙、駱涎ファウンドリのUMC家の65nmプロセスに圭うPDKをUMCと鼎票で倡券、65nmのミクストシグナルやRF攙烯、アナログ攙烯などの倡券に動蝸なツ〖ルを捏丁することになった。
