Siemens EDA、媽2坤洛のSoC浮沮エミュレ〖タを4瀾墑券山
Siemens EDA∈奠Mentor Graphics∷は、LSI肋紛をハ〖ドウエアレベルで浮沮するエミュレ〖タVeloce∈ベロ〖チェと券不∷の肌坤洛惹の浮沮システムを券山した。海攙の浮沮システムでは、ハ〖ドウエアマシンだけではなく、定拇肋紛で澀妥な簿鱗プラットフォ〖ムでのソフトウエア浮沮ツ〖ルVeloce HYCONを崔め4瀾墑を脫罷した。
哭1 LSI肋紛浮沮の4つの糠瀾墑ツ〖ル 叫諾¨Siemens EDA.
LSI肋紛では海やLSI鏈攣の攙烯が叫丸てから、それに烹很するソフトウエアを倡券するのではなく、呵介の檬超でハ〖ドウエアの簿鱗弄なプラットフォ〖ムをまず侯喇する。その簿鱗プラットフォ〖ム懼でソフトウエアを倡券し幌める。そのソフトウエアのワ〖クロ〖ドが炳脫輝眷で努磊かどうかといった豺老を悸狠にシミュレ〖ションするために、浮沮ツ〖ルVeloceにソフトウエアを很せ浮沮する。このため、ソフトウエアとハ〖ドウエアのハイブリッドという罷蹋で、HYCON∈HYbrid CONfigurable∷と鈣ぶ。
SoCのハ〖ドウエア懼ではシリコン懼に礁姥すべきIPブロックをRTL肋紛、さらにそれらを寥み圭わせてSoCのRTL肋紛を乖いRTLレベルを窗喇させる。その稿、ゲ〖トレベルの攙烯に皖とし、ネットリストで攙烯芹俐攫鼠を侯喇するが、ネットリストの侯度は呵奪俠妄圭喇ツ〖ルで辦丹に乖うことが驢い。呵稿に芹彌芹俐レイアウトを貉ませる。
この粗、肋紛供鎳ごとに賴澄に淡揭されているかどうか、バグがないかどうかなど浮沮侯度が掐り、稿染で芹俐懼の稍惡圭でレ〖シングやスキュ〖などタイミングの啼瑪を彈こさないように浮沮するが、ソフトだけでは澆尸に刪擦しきれないため、ハ〖ドウエアでの浮沮侯度が風(fēng)かせない。
海攙の糠瀾墑の浮沮ハ〖ドウエアエミュレ〖タは、コンピュ〖タそのものであるVeloce Strato+と、FPGAボ〖ド10綏からなり、プロトタイピング材墻なVeloce Primo、そしてFPGA懼でSoCのプロトタイピングが材墻なVeloce proFPGAの話つを路えた。
哭2 媽2坤洛のLSI肋紛浮沮エミュレ〖タVeloce Strato+ 叫諾¨Siemens EDA
呵介のVeloce Strato+は、媽1坤洛のVeloceをアップグレ〖ドしたハ〖ドウエアエミュレ〖タであり、呵絡(luò)150帛ゲ〖トのSoCまで橙磨できる。媽1坤洛と孺べ、1.5擒の推翁を積ち、100它ゲ〖ト碰たりの久銳排蝸は12Wだという∈哭2∷。肋紛の玲い檬超で簿鱗弄なSoCモデルを菇蜜し、悸狠のファ〖ムウェアやソフトウエアをVeloce Strato+で瘤らせて浮沮する。俠妄の浮沮が貉んだら、肌はタイミング浮沮である。
票じ肋紛をVeloce Primoでは、悸狠の奪いスピ〖ドでSoCモデルを瓢かし、ソフトウエア/ハ〖ドウエアのインタ〖フェイスを浮沮し、アプリケ〖ションソフトウエアを瘤らせることができるという。Veloce Strato+とVeloce Primoは票じRTL、票じ簿鱗浮沮茨董、票じモデルを蝗って浮沮する。
また、SoCをFPGAでプロトタイピングする眷圭はボ〖ドのVeloce proFPGAを蝗って浮沮しSoCを刪擦できる。Veloce Primoは、FPGAを烹很したボ〖ドを10綏烹很した1駱の涇攣を4駱ラックに烹很したもので、呵絡(luò)で320改のFPGAを烹很している。染瞥攣措度がプロトタイピングでSoCをFPGAで侯瀾しそのSoCを浮沮するのに蝗われている。
AMDのCPUであるEPYCプロセッサや、ArmのCPUコアの倡券にもFPGAプロトタイピングの浮沮に蝗われたとしている。
媽1坤洛のVeloce Stratoには迫極に倡券したチップCrystal3を烹很していたが、海攙の媽2坤洛ではチップも糠憚に彈こした。糠チップCrystal3+は、2.5DのSoCであり、漣坤洛のVeloce Stratoでは16チップを烹很していたが、海攙のマシンには24チップを烹很したという。
浮沮脫のエミュレ〖タは絡(luò)緘の染瞥攣メ〖カ〖はVeloceを傾い懼げるが、それ笆嘲の染瞥攣メ〖カ〖はプロジェクトベ〖スでリ〖ス防腆するケ〖スが驢いという。また柜柒では墑李にあるメンタ〖グラフィックスジャパンのオフィスに肋彌しているVeloceをリモ〖トでも蝗えるようにしているという。
