ARMの新IP、Cortex-R52は�N長構成でかつ高�]化
ARMは�N長構成をとりやすくしたCPUコアである、Cortex-R52をリリースした。�O動�Zのブレーキ機�Δ箘綢�での投薬管理など、命に係わるミッションクリティカルなジョブに�瓦靴�、�N長構成をとり、より�W��性を高めたCPUコアである。Cortex-Rはリアルタイム性を実現しやすいコア����シリーズ。
図1 ARM Cortex-R52は�N長構成のデュアルコアを2組�△┐蕕譴�
Cortex-Rシリーズは、ADAS（先進ドライバー?x━)мqシステム）などクルマ��のプロセッサが演�Qや認識が終了した後に、クルマの次の動作を��(li│n)�Iする「判��機�Α廚覆匹忙箸Α�デュアルコアを��いて、二つのCPUコアに同期をとりながら同じ仕��をさせ、その処理�T果が同じだった場合のみ実行する、という�N長構成を採る。この�N長構成を「デュアルコア・ロックステップ」と�}んでいる。
Cortex-R52では、図1のように、4つのコアとそれを�U(ku┛)御するハイパーバイザとその動作をチェックするモニター�v路を?y┐n)△┐討い�。ハイパーバイザはソフトウエアの分�`を管理しタスクの分�`を�~単にする。モニターは単にその動作を確認する。
さらに、ハイパーバイザは、図1では�kつのRTOSが4つのタスク(ソフトウエア)をカバーでしているが、RTOSを別の二つに分けてタスクA/Bと、タスクC/Dのグループに分けるという仮�[化も行うことができる。クワッドコアの�N長構成であるため、�N長構成を仮�[化によって二つ�Dることができるようになる。ただし、これらは顧客のパートナーの要求によってARM�笋�構成を変える。
��来のCortex-R5では、同様な�N長構成だったが、デュアルコアであったために�kつのジョブしかできなかった。Cortex-R52はこの�N長構成のデュアルコアを二つ�△┐進怠`プロセッサ動作も可�Δ任△襪燭�、性�Δ�R5よりも向�屬靴討い�(図2)。ベンチマーク性�Δ�R5の最�j(lu┛)1.36倍、割り込みが2倍、コンテキストスイッチが14倍向�屬靴討い�。コンテキストスイッチとは、複数の処理を�kつのCPUで共�~できるようにするためにCPUの�X��を保�Tしたり復元したりする機��。マルチタスクや割り込み機�Δ砲��L(f┘ng)かせない。
図2 Cortex-R52は��来のR5に比べ、ベンチマークでは高性��
Cortex-R52の機���W��はこれだけではない。もちろん、�O動�Zの�W����格ISO26262に��拠し、�N長構成を?q┗)���して�W��基��の最高峰(�O動運転可�Ε譽戰�)のASIL Dにも�官�できる。バス配線の保護機�Δ發△�。これはメモリのECC（誤り検出・�ﾙ�機�Α砲鬟丱糠枩�にも拡張し、��しいデータが送�p信されるようにデータを保護する機�Α�
SoCチップの開発時点では、ISO 26262��拠やASILの�W��レベルをクリアするようにソフトウエアを構成しハードウエアを設��する。しかし、走行中のクルマがノイズなどで誤動作する場合には、�N長構成で�棺茲垢�。Cortex-R52は、��来のR5よりも高�]処理できるため、OSも含めてリアルタイムで判��とアクチュエータの動作を実行できるようになる。リアルタイム性を�_��するパワートレインやシャシーに使う場合には、同じ�|類のプロセッサコアを4個��い、並�`動作の�N長構成によって、より早くより�W��に動作する��(sh┫)式が向く。ADASのように演�Q性�Δ鯆_��する場合には、Cortex-Aシリーズをマルチコアで使って高�]演�Qを行いCortex-R52で�W��設��を行う、というヘテロプロセッサコアのSoCが適している。
