図1　�j(lu┛)��模FPGA向けアーキテクチャUltraScale　出�Z：Xilinx

FPGAの応������はますます高�]化、高性�Σ修垢���(sh┫)向に向かっている。光ファイバネットワークは100Gbpsから400Gbps、さらには1Tbpsへと向かっている。デジタルビデオは1080pのHDビデオからその4倍/2倍の4K/2K、その先には8Kへと高�@細化要求も�\えている。ワイヤレスネットワークは3GからL(zh┌ng)TEさらにLTE-Aへと高�]のデータレートの時代へと向いている。

こういった高�]・高集積のシステムをFPGAで実現するためには、FPGAだけではなく、SoCのような�}法が�L(f┘ng)かせなくなる。すなわち、CPUコアにDSPやROM、RAM、インターフェース、周辺�v路、FPGAなどを集積したSoCによって�j(lu┛)��模なLSIに�官�してきた。��てFPGAで構成するならソフトウエアをゼロから開発しなければならず、もはやFPGAで出来る�J(r┬n)囲をﾍ脱している。しかも�j(lu┛)��(ch┘)のソフトウエアはカスタマイズされているため、再�W(w┌ng)��ができない。ここがF(xi┐n)PGAの�c(di┌n)き所だ。

高集積FPGAは、性�ΑΦ��ΧΔ發呂�SoCというべき半導��LSIになっている。とはいえ、周辺�v路に独�Oのハードウエア�v路を集積して差別化を図ろうとする場合には、高�]性�Δ鰓u(p┴ng)るためFPGA�v路を�W(w┌ng)��する。このFPGA�霾�さえ�j(lu┛)��模になり、配線�霾�がSoCの性�Δ離椒肇襯優奪�になり始めた。

図2　�H層配線で配線リソース効率を�屬欧襦―儘Z：Xilinx

そこで、今�vXilinxは、ロジックエレメントCLBとX��(sh┫)向、Y��(sh┫)向の配線だけではスキューやジッターが�\加する恐れがあるため、�H層配線のリソースを�Aめ��(sh┫)向に最適化するルートも加え、配線�W(w┌ng)��率を90%以�屬��屬欧�(図2)。加えて、20nm FPGAといった高集積デバイスは、高�]化のために512〜2048ビット長のバスを使うことが�Hい。クロックが同時に2048ビットも走るならスキューの問��が浮�屬靴討�る。このため、ASICのようにクロックツリー�X(ju└)にクロックドライバを導入することで例えばX��(sh┫)向の並�`配線をドライブする場合でも、ローカルクロックのようにブロックごとに�](m└i)い配線をドライブする形に変える(図3)。この�T果、クロックスキューは��きにくくなる。

図3　ローカルクロックをドライブすることでスキューを防ぐ　出�Z：Xilinx

性�ε�にはDSPの���Q�ξ�を�屬欧拭���に浮動小数点演�Qの場合には、単�@度と倍�@度の演�Qを可�Δ砲垢襪燭�、18×27ビットのMAC（乗�Q�搥演�Q�_(d│)）を2個だけで54ビット幅の演�Qができるようにしている。このDSPを使い、誤り�ﾙ�(l┐i)�v路CRCやECC、EFECなどを実現している。

消�J電��の削��(f┫)に関しては、クロックゲーティングを��いてクロック周�S数を下げるため、バッファを�\やしている。また、RAMをブロックに分け、ダイナミック電��をパワーゲーティングによって、局所的に下げられるようにした。

また、��雑なSoC/FPGAをC/C++言語で設��できるようにするため、Vivado Design Suiteと�}ぶ新しい設��ツールを���Tし、設��作業を早めている��新しいバージョンのVivado Design Suit 2013.1ツールにはVivado IP Integratorと�}ぶ、XilinxのIPを再�W(w┌ng)��するためのツールも含まれており、HDL言語に変換してIPもFPGA�霾�もRTLに合成する。

Xilinxは、今�vのUltraScaleアーキテクチャを20nmデバイスから導入するが、28nmにも拡張すると同時に、16nmでも�t開していく(図4)。しかも����群についてもVirtexシリーズ、Kintexシリーズ共に導入していく。��(j┤ng)来はZinqシリーズの����にも適��する��画だ。UltraScaleアーキテクチャを�Dり込んだ最初のSoCは2013�Q��4四半期に出荷する予定である。

図4　Xilinx FPGA����のロードマップ