��湾TSMCが28nmのデザインキットを揃える、14����をテープアウト完了
��湾のファウンドリTSMCが28nmプロセス向けのデザインツールキットを発表、その詳細を��らかにした。28nm設��というArFレーザー�S長のおよそ1/7しかないような微細な�∨，波焼���ICを作るとなると、設��図をいかに実�颪離譽献好肇僖拭璽鵑��Zづけられるか、が�j(lu┛)問��となる。それを解��するDFM（design for manufacturing）は、初期のパターンや電気��性だけではなく、信頼性予�Rまでも行う。
図 TSMCの新�腓砲△�Fab12 28nmプロセスはここから始まる 出�Z：TSMC
ファウンドリビジネスは、いかに�l富なIPライブラリや設��・検証ツール、サポート���U(ku┛)を�Dえているかが成功のカギを�曚襦�ファウンドリが設��ツールを揃えただけで、IDMになるのではないかと予�[したアナリストらがかつていたが、今はもうそのようなバカげたことを言う人たちは見なくなった。ファウンドリは�科�な設��ツールを�eっていなければICユーザー、ファブレスICメーカー、IDMなどの�R文を�pけることができない。メンター、ケイデンス、シノプシス、どこのツールやモデルを使ってもマスクを�Wき���]できる�ξ�がファウンドリには不可�L(f┘ng)である。
TSMCはEDAベンダー、IPベンダー、デザインハウス、���]����メーカーなど半導��関連企業とエコシステムを組んでおり、どのようなユーザーからの�R文でも、またどの設��レベルからも�pけ��けられるが、28nmプロセスでもこのような���U(ku┛)を築いたといえる。28nmプロセスの設��インフラツールとして、DFMだけではなくSPICEモデル、ライブラリ、iPDK（�駘�設��キット）やiDRC（設��ルールチェック）、IP、リファレンスフロー12.0、AMS（アナログ&ミクストシグナル）リファレンスフロー2.0、デザインサービスなども揃えた。これらの「28nmツール」を使い、ARM Cortex-A9やA15などを含む89���|もの半導��チップの量������の設��を進行させているという。このうち、14の設��はテープアウトを完了し、�k�陲�2Q（��2四半期）から量��に入っている。
設��ツールを使ってTSMCプロセスに合うように設��を�T��する�lだが、�`�Wとなる�h価パラメータはPPA（性�Α�消�J電��・チップ�C積）である。TSMCのシリコンプロセスを使って最適となるPPAを求めるための仕組みがTSMCのOIP（オープンイノベーションプラットフォーム）である。このOIPに28nmプロセスが使えるようになったという�lだ。
TSMCのリファレンスフロー12.0バージョンは、DFMやタイミング、低電��設��等��来のリファレンスフローを充実させると同時にESL（electronic system level）設��やSiインターポーザなどの3D ICにも適��できるようになっている。��に、シリコンLSIの設��の最�岼未僕茲�ESLレベルまで立ち返って設��データを�T��し、高い歩�里泙蠅����]できるようになった。TSMCは�O社で開発したPPAモデルをESLの設��環境に組み込み、最初の設��段階から最適なPPAを�u(p┴ng)られるようにした。ESLでは抽��(j┫)度を�屬押▲織ぅ潺鵐飴@度を緩くするLT（loosely timed）をプロセッサモデルなどに使い、ハードウエアとソフトウエアの開発を同時並行できるようにしておき、その後AT（cycle accurate）でアービトレーションなど細かいタイミングをチェックする。
DFMエンジンは40nmからの��長であり、�v路パターンの��長をライブラリに保�Tしておき、例えば二つのパターンがくっつきやすい場所や�`れやすい場所などをホットスポットとして�Qめておく。�駘�設��のDGS II設��データのパターンと、ライブラリのパターンとを比較し、ホットスポットを��(m┬ng)らせ�T��する。TSMCはDFMサービスも提供するが、�Qに1�v��度しか設��しないユーザーにはケイデンスなどへDFMサービスを直接依頼してもらう。
AMSでも当初は28nmのデザインキットを使って設��していくが、アナログはこれほどの微細パターンをそのまま���]するとバラつきが�j(lu┛)きくなるため、ポリシリコンの幅を広くとることで�棺茲垢襦�デバイスのSPICEモデルに合った幅に変え、�T局は広くすることになる。例えば差動�\幅�v路では入��のオフセット電圧��Vの幅をどこまで��すか、バジェットを与えて�h価する��要がある。AMSリファレンスフロー2.0では、DFMはもちろん、デザインルールの�U(ku┛)限（RDR）や信頼性の基��に合っているかどうかのチェック、�v路レベルでの放�o(j━)ノイズ、寄�暘B�^値の予�Rなどを含んでいる。
信頼性を考慮した設��では、�v路パターンが時間と共にブリッジを��こす可��性のある場所を�T��するとか、配線�B�^の�\加によるIRドロップからエレクトロマイグレーション��命を予�Rする、MOSトランジスタのVt劣化を予�[することができる。
28nmのプロセス工場は新�腓砲△�Fab12(図)で始める。��中ではFab15を建設中で2012�Q��1四半期に�攵�を開始する予定だ。����の信頼性����試�xを行い、28nmプロセスでの1000時間の加�]試�xを終えてから出荷する��画だ。
