図1　 命令幅、データ幅とも2倍以�屬帽�げたXtensa LX4　出�Z：Tensilica

テンシリカは、コンフィギュアラブルなプロセッサコアを��長としているIPコアベンダーだ。このデータプレーンプロセッサ（DPU）Xtensa LX4の狙いは、4GすなわちLTE-AdvancedといわれるLTE（long term evolution）の次の��格の携帯電�Bネットワーク��のモデム演�Qや、顔認識機�Δ筌汽Ε鵐標�果を採り入れたテレビ会議システムなどのビデオ伝送処理演�Qなどである。顔認識機�Δ呂海譴�らの画�欺萢�システムのセキュリティを保つ�屬如���要になるとしている。LTEでは最�jデータレートが150Mbpsだが、4Gは1Gbpsと��常に高�]の携帯電�Bネットワークなる。

命令幅を128ビットと��来の64ビットから2倍に広げたのは、VLIW(very long instruction words)命令によって並�`処理しやすくするためだ。16ビットや24ビット命令を1クロックサイクル内で�H数処理できる。また、ローカルデータメモリーの幅を��来の128ビットから256ビット（LX3）と512ビットに広げたのは、キャッシュミスを��らすためのプリフェッチメモリとして使うためだ。メモリを�~効に使えるようになる。

FLIX（Flexible Length Instruction eXtensions）命令セットを�△┐討�り、これを使って、64ビットから128ビットへ命令幅を�\やすことができるため、1クロック当たりのオペレーションを独立して2倍実行することができる。しかも命令の幅はフレキシブルにシームレスに変えられる。XtensaのC/C++コンパイラはソースコードから並�`処理すべきコードを�O動的に抽出し、FLIX命令の中に複数のオペレーションをまとめることができる。これによって低いクロック周�S数でも並�`処理動作が可�Δ砲覆蝓�VLIW命令ではない��来のプロセッサコアと比べて低い消�J電��で同じ性�Δ鰓uる、あるいは同じ消�J電��で高い性�Δ鰓uることができる。

プリフェッチメモリを設けたのは、レイテンシが長くなるような設��でのクロックサイクル数を��らすためだ。システムメモリからのデータを使う�iに予めフェッチしておくことで��要なコードがやってくるとデータが���△気譴討い襪燭瓠�待ち時間すなわちレイテンシが�]くなるという�lだ。�Dり出すメモリの�Zくにあるデータをストリーミングする時に最も�~効に働く。DMAエンジンを別に�{加する場合と比べ、メモリアクセスの最適化が�~単にできるという。DMAエンジンを�{加する場合にはソフトウエアを別に作らなければならない�屬縫魁璽匹離船紂璽縫鵐阿���要となる。

図2　キャッシュやローカルメモリを最�j6個まで�eてる　出�Z：Tensilica

テンシリカのDSUの�咾澆蓮∈Y��的なRISCコアやDSPコアよりも10〜100倍もの性�Δ魴eつように最適化されており、コントロール機�Δ�DSP機�Δ鴆�せ�eつことができる点だという。

加えて、GPIOポートやFIFOポートのように、データを高�]に転送させるためバスをバイパスさせる直接的なI/Oポートも使えるようにした。幅広いデータとFIFOを入出��するキュー（Queue）によってXtensa同士や、��来のRTL�v路とも接��できる。

テンシリカは、ソフトウエア開発ツールも���Tした。Xtensa DPUをカスタマイズした後は、命令セットを換えないため、サードパーティのアプリケーションソフトウエアや開発ツールのエコシステムを使うことができる。

国内ではマイコン開発�мqシステムのメーカーであるソフィアシステムが、同社のJTAGエミュレータ・フラッシュライターであるEJSCATTでXtensa LX4に�官�できると最�Z発表した（参考�@料1）。

図3　Tensilicaの創立�v兼CTOのChris Rowen��

テンシリカの創立�v兼CTOのChris Rowen��によると、このLX4コアはある半導��メーカーにすでにライセンス供与しており、これを使ったSoCを�攵�しているという。

参考�@料
1. ソフィアシステム、テンシリカの最新コンフィギュラブル・プロセッサXtensa LX4に�官�