アナログシミュレータFastSPICEがナノメータプロセスに��躍の場を�，�
アナログ�v路のシミュレータであるSPICEの高�]モデルとしてFastSPICEと�}ばれるアナログシミュレータがケイデンスやシノプシス、バークレーなどから����化されていたが、ナノメーターレベルのアナログ�v路にも使えるツールが出てきた。4番�}となる�櫂瓮鵐拭璽哀薀侫�ックスが新����Eldo Premierを発表し、�櫂弌璽�レー・デザイン・オートメーション社は22nmまでシミュレーションできたことを確認した。
図1 バークレーのRavi Subramanian CEO
�櫂瓮鵐拭璽哀薀侫�ックス社は��来のSPICEより10倍�jきな�v路を最�jで20倍�]く���QできるアナログシミュレータEldo Premierを発表、�@度はこれまで通りを維�eしているという。
アナログシミュレータはアナログ・デジタルのミクストシグナルLSI に使うだけではなく、デジタルSoCにおいても、USBやSerDes、HDMIなどの高�]I/O�v路や、�H数のPLLなどのクロックジェネレータ、ビデオ応��に代表されるDDRメモリーなど、高�]になるにつれアナログ�\術がカギを�曚襪茲Δ砲覆辰討�た。さらにタブレットやスマートフォンなどの携帯機�_に搭載されるRF�v路や高調�Sノイズやナノメーター�覦茲���直線性��性などアナログ��性が性�Δ鮑���するようになってきた。「��に90nmを切る頃から、CMOS半導��チップのバラつきPVT（プロセス、電圧、�a度）の影�xが�jきくなってきている」とバークレーのCEOであるRavi Subramanian��（図1）は語る。しかも90nmよりは40nm、40nmよりは28nmと微細化が進むにつれ、よりバラつくようになってきているという。
図2 メンターのEldo Premierのスピードアップ
今�vメンターが発表したEldo Premier（図2）は、シミュレーション���Qを�]めるためこれまでのEDAメーカーと同様、マルチプロセッサ�\術を�~使している。これまでとは違い、検証すべき�v路を階層的にパーティショニングで分割し、さらに分割した�v路に���QすべきCPUを割り当てる。パーティショニングを最適化するために階層的に�v路を抽出して分割する場合に、その階層的な分割を�O動的に行うアロケータを含んでいる。分割された�v路を���Qした後、最後にもう�k度合わせるとしている。
Eldo PremierはPLLやDLL、トランシーバなどのアナログ�v路やパワーマネジメント�v路などのアナログ�v路IPのシミュレーションに使えるが、ナノメーターノードのアナログIPでも、PVTをチェックできる。��来の同社のSPICEと比べ、平均で2.5倍、ノードの少ない�v路なら20倍高�]にシミュレーションできるという。
��湾のTSMCや�櫂哀蹇璽丱襯侫．Ε鵐疋蝓璽困稜�定を�D�uしているバークレー社は0.5μmから28nmまでの900以�屬發煉|類の�v路で実績を�屬欧討�り、22nmのマイクロプロセッサのテストでも認定されたという。加えて、TSMCの20nmプロセスとCommon Platformの20nmプロセスでの認定を行っている最中だとしている。またこの6カ月以内の動きとして、ケイデンスやシノプシスなどのデザイン環境にも統合されている。
「最�ZEDAコンソシアムが発表したEDAツールの実績によると、2010�Q��4四半期における売り�屬欧�EDAツール����では���i�Q同期比で19.4%�\であったのに�瓦靴董▲▲淵蹈阿�RF、ミクストシグナル��のシミュレータは27.4%�\と�Pびが著しい」とSubramanian��は語った。
