未来�Z載コンピュータ向けLPDDRのNORフラッシュ、Infineonがサンプル出荷
クロックの立ち�屬�りと�T下でトリガーをかけるLPDDR（Low Power Double Data Rate）�\術は、これまでDRAMの高�]化�\術であった。これを高�]アクセスに使ったNORフラッシュメモリをInfineon Technologiesが開発、サンプル出荷を開始した。狙いは�Z載コンピュータのリアルタイム動作である。LPDDR4のDRAMと比べ読み出しアクセス時間が10nsと5倍�]いという。
図1 Infineonが出荷したLPDDRインターフェイスのNORフラッシュ 出�Z：Infineon Technologies
InfineonのNORフラッシュは、�A収したCypressが�eっていた����ポートフォリオ。Cypressの�iは、AMDと富士通の合弁会社Spansionが開発していたが、今�vのSEMPERシリーズはCypressが開発してきた。
NORフラッシュはもともと携帯電�BのBIOSやデータストレージとして使われていたが、微細化しにくく集積度を向�屬気擦蕕譴覆�ったため、�j容量ストレージ����ではNANDフラッシュの後塵を拝した。しかし、動作�]度はNORの�気�NANDよりも�]く、しかもDRAMと違って不ｧ発性である。このためNORフラッシュの位��づけは、高�]で不ｧ発性、すなわち��低消�J電��だった。NANDと比べ�夏麒�に�]いため、メモリセルは並�`のNORでありながら、読み出しにはSPIなどのシリアル�擬阿鮖箸辰討い�。
図2 リアルタイムプロセッサにはNORフラッシュのLPDDR�擬阿郎播� 出�Z：Infineon Technologies
ここにきて、ソフトウエア定�I（Software-Defined Vehicle）の未来のクルマや、ADAS（先進ドライバー�мqシステム）、�O動運転などリアルタイム動作がクルマに求められるようになってきたため、今�vのLPDDR NORフラッシュの開発となった。クルマ����では、フラッシュマイコンがよく使われているが、容量�\加には限�cがある。そこで、組み込みフラッシュを1チップに集積せず、リアルタイムプロセッサと別チップでLPDDRインターフェイス接��する�擬阿��々圓垢襪�Infineonは見ている（図2）。
開発されたSEMPER X1は、フラッシュマイコンのチップ内に集積するのではなく、外�陬瓮皀蠅箸靴�LPDDRインターフェイスを通してメモリをアクセスする。今�vのサンプル出荷には288Mビットと576Mビットの����がある。×9構成なので、誤り�ﾙ���のビットを�{加した構�]になっている。しかも、読み出しのアクセスは��来の200ns以�屬△辰崇�来のSPIインターフェイスと比べ、わずか10nsと20倍も高�]になった(図3)。また、バンド幅は3.2Gbytes/sと��来のxSPI NORと比べて8倍�]い。
図3 読み出しアクセスはSPIインターフェイスより格段に高�] 出�Z：Infineon Technologies
DRAMと比べてもリフレッシュやプリチャージするための時間が不要なため、5倍高�]だとしている（図4）。��来のLPDDR4 SDRAMでは50nsの読み出しに�瓦靴�10nsしかないからである。リフレッシュが不要であることはデータバスの�W��効率も�屬�る。LPDDR4では87%のデータバス効率を99%にまで高めた。
図4 LPDDR DRAMと比べてもNORフラッシュの読み出しは�]い 出�Z：Infineon Technologies
メモリアーキテクチャとしては、8バンク�擬阿離札襯▲譽い�LPDDRインターフェイスを��けた×16ビット出���擬亜�メモリセルは��来の電子トラッピングを�W��するMNOS構�]のMirrorBit�擬亜��擇泙譴覆�らに2ビット/セル）を使いながら、���Iトランジスタを1トランジスタではなくスプリットゲート�擬阿�1.5トランジスタを使うとしている。セルの��模はやや�jきくなるが、�]度は�屬�るとしている。メモリチップは45nm CMOSプロセスで、ファウンドリUMCのシンガポール工場で���]している。
