図1　フォームファクタがとにかく小さいFPGA　出�Z：Lattice Semiconductor

XilinxやIntel（旧Altera）が�j��模を�{求するFPGAに�瓦靴董⊂�中��模のFPGAで�M負するLatticeは、これまでのコンペティタの提供する����よりも圧倒的に小さい����（図1）を出した。FPGAはハードウエアで組むロジックをやたらと�jきくするにはもはや無理が出てきている。XilinxやIntelは�j��模化に�瓦靴董�FPGA�v路を集積しながらCPUやメモリも搭載してソフトウエアでカスタマイズする�霾�とハードウエアでカスタマイズするFPGAの両�気鮟言僂靴�SoCを提供してきている。

これに�瓦靴�Latticeは、FPGAを中心としながらもホストCPUへのつなぎとなる広帯域幅インターフェイスのSERDES（直�`並�`変換）専���v路を集積し、10GbpsのPCIeをサポートしている（図2）。SERDESは、マルチプロトコルをプログラムできるようになっている。システムの高�]化を�мqするためにLPDDR4をサポートする高�]のプログラマブルI/Oも集積している。さらにプログラマブルなロジック�霾�には最�j7.3MビットのSRAMを集積し、レイテンシの�]いデータ処理、��にAI処理を可�Δ箸靴討い襦�

図2　50k〜100kのロジックセルに加えて、ホストとの通信に10GbpsのPCIeに加え、エッジ処理向けの高�]I/O、さらにAI処理��のDSPとEBRバッファメモリ、最�j7.3Mビットメモリを集積している　出�Z：Lattice Semiconductor

また、�O動�Zや�噞��、通信インフラ向けなどミッションクリティカルな応��に向け、アルファ線によるソフトエラー率（SER）を調べた。アルファ線をFPGAデバイスに2時間照�oし��け、そのSERを��合他社2社と共にテストした。��合2社は、ソフトエラーを��した�v数は290�v、107�vと共に100�vを��えたが、Latticeの新����はゼロであった。��なるテストによって、Latticeは1/100 FITという低いSERを求めている。このFIT（Failure in Time）という数�Cは、10の9乗（10億）の����・時間当たりの故障率を表す単位で、例えば����1000個を100万時間テストして不良が1個出る場合を1FITと定�Iしている。

LatticeのSRAMベースのFPGAのアルファ線による故障率が低いのは、SOI�\術を使ったためである。FinFETだとバルクを使うため、電圧による空��層が���妓�に出来る。このため、放�o線などによる電子-��孔�瓦��擇泙譴謄咼奪犯薪召���こす可��性が高いが、SOIは下地が�┣祝譴覆里廼���層は広がらず、電子-��孔�瓦�発�擇垢覯���性は低い。SERが低いことは、FD-SOIの最�jのメリットともいえる。

機�Δ箸靴討蓮�AI��に最適化したアーキテクチャを揃えた（図3）。MAC演�Q専��のDSPブロックに加え、バッファメモリEBR（Embedded Block RAM）と、最�j7.3Mビットの�j容量メモリを�△┐討�り、機械学�{やディープラーニング処理を行うのに向いている。さらに外�陲僚j容量高�]メモリLPDDR4をサポートするプログラム可�Δ淵ぅ鵐拭璽侫Дぅ垢鮴澆韻拭�

図3　AIなどエッジ処理に適したアーキテクチャで高�]・低消�J電��を狙う　出�Z：Lattice Semiconductor

応��として、屋外の通信基地局や�O動�Z、工業��、防ﾅなどを�[定しており、-40〜+125°Cの使���a度�J囲に�官�する。これらを�[定して、AIやマシンビジョン、�O動�Zなどの応��を�膿覆垢襪燭瓠��Q�|のソフトウエアスタックも���Tしている。AIにはSensAIソフトウエアスタックでAIソリューションの実�△��膿覆垢襦�マシンビジョンや�O動運転�Zに向けたADAS、ビデオ監��などにはmVisionソフトウエアスタックを揃えている。そして、Industry 4.0や�O動化のためのソフトウエアツールAutomateを使って、予��保��機�Δ��△┐織泪襯船船礇鵐優襯癲璽��U御やインテリジェントな�噞システムを構築しやすくしているという。