図1　国��ファブレス半導��ベンチャーが開発したAIコア　出�Z：TRIPLE-1

AIチップになぜ5nmという��微細化�\術が��要なのか。ニューロンモデルで表現されるMAC演�Q�_を�H数詰め込めれば詰め込めるほど、人間の�Nに�Zづけるからだ。人間の�Nには�j�Nに数��個、小�Nには1000億個の神経細胞、すなわちニューロンがあるといわれている。それらは微小な電気信�､脳霾鵑鯀��p信している。このニューロンを真�瑤燭發里�ニューラルネットワークである。億単位のニューロンを集積したというAIチップはまだないものの、数��個のニューロンを集積したAI半導���v路はすでにIBMが試作している。ただし、デジタルで表現する場合にブロック内に集積するニューロン数がチップ設��によってまちまちなため、チップ当たりのニューロン数という表現はしないようだ。

ニューラルネットワークのモデルでは、ニューロン1個は、�H入��・1出��のパーセプトロンモデルで記述されることが�Hい。入��はデータと�_みを加えて演�Qする(図2)。ニューロン1個の演�Qは、デジタル的に表現すると、データ1×�_み1+データ2×�_み2+・・・・+データn×�_みn、という数式で表現される。すなわち積(�Xけ�Q)和(�Bし�Q)演�Q（MAC: multiply accumulate calculation）を行っていることに相当する。もちろんアナログ的にも�H数の入��データに�H数の�_みを可変�B�^で表すこともできる。

図2　ニューラルネットワークの等価�v路　筆�v作成

出��値は1か0とする場合が�Hい。�H数の入��演�Qを�Bし合わせて出��の1か0を表現するために、演�Q�霾�はステップ関数、つまりコンパレータのようにしきい値を例えば0.5に定め、それ以�屬�1、以下を0で表す。連��関数で表わせばステップ関数は、シグモイド関数で�Z�瑤任�る。ニューロンの数を�\やせば徐々に人間の頭�Nに�Zづき��しい答えを導くだろう、という�[定でニューロンを構成する。

そこで、�kつのニューロンから次のニューロンへと次々とネットワークを構成する。これをデジタル的な等価�v路で表現すると、MAC+メモリ（DRAM）を1ニューロンとして、この�v路を�H数並�`に並べていく。実際にはニューロンを数�欧�数��を�kつの単位にまとめ、そのブロックを�H数並�`に並べて行き、�Nをモデル化する。そして�j量の小さなMACという基本構�]がGPUチップには集積されているため、NvidiaのGPUがAIチップとして使われてきた。

�H数のMAC演�Qとメモリからなるニューロンブロックを、さらに�H数並べるためにはできるだけ微細化して詰め込むだけ詰め込まなければ、人間の�Nには届かない。このため微細化�\術がAIチップには��要となる。

GPUやCPUの微細化ではAMDやQualcommが進んでおり、AMDは7nmのGPUを開発している。ただし、�x場には出ていないという。国内でディープラーニングのフレームワークであるChainerを開発してきたプリファードネットワークス社もAIチップを2018�Q12月のセミコンジャパンで見せたが、その時は12nmプロセスを使っていた(参考�@料1)。TRIPLE-1は微細化の先頭に立ち、高集積のAIチップを�`指すため5nmのデザインを進めてきた。まずはAIコアを2019�Q9月に完成させサンプル出荷し、現在�h価中だ。

社内で�h価したところ、16ビットの�@度でピーク性��1000 TFLOPS（1PFLOPS）で、電��効率は10 FLOPS/W、AIコア����で100Wとなる。ただし演�Q�@度は8ビットでも16ビットでも変えられるようになっているという。

この�T果が��すように、TRIPLE-1がこだわるのは、低消�J電��化だ。データセンターで学�{させる場合でも消�J電��の低さは、データセンターの�ξ�を�屬欧襪海箸�できる。データセンターでは使える電��に限�cがあるため、消�J電��あたりの性�Δ��屬欧襪海箸侭Z心してきた。5nmという微細化は、性�Δ篏言囘戮世韻任呂覆�、消�J電��の削��にも効果がある。

ただし、7nmから5nmへと微細化を進めれば進めるほど、トランジスタのバラツキが�jきくなり、歩�里泙蠅狼Kくなる。そこで、歩�里泙蠅鰥���する�v路を導入することでバラツキを��償しているという。トランジスタのバラツキを�]度の�]い・��いで分割し��償していくのだという。これに関しては����を出願中だとしている。

�kつのコア（MAC+メモリ）を並�`にずらりと並べるわけだが、その行�`演�Qコアはある�j学と共同で開発、�O社でRTL（register transfer level）をプログラムながら、ソフトウエアの改良を加えてきたとしている。AIコアの配��配線レイアウトは�O社で�}�Xけており、半導��設��エンジニアが�Hいことをうかがわせている。社�^数30�@の内7割がエンジニアだという。

次は開発したAIコアをずらりと並べて、レチクルサイズぎりぎりの�jきなチップ(25mm×32��)を設��することだ。SerDesを介して外�陲板命�し、しかも拡張性を�eたせて並�`接��できるようにする。このためAI�v路�霾�の�C積はまだ設定していない。�Q内にはテープアウトしたいと�T気込んでいる。同時並行的に水冷システムを採��することになると思われるが、放�X設��も開始する。

参考�@料
1. プリファードネットワークス、AI学�{チップを顔見世 (2018/12/18)