Lattice、28nm SOIプロセスのFPGAプラットフォ〖ムを倡券
面輻FPGAメ〖カ〖のLattice SemiconductorがSamsungの28nm SOIプロセスをプラットフォ〖ムとする糠しいFPGA里維を券山、まず久銳排蝸1/4でパッケ〖ジサイズ6mm逞と井房で呵絡4它ロジックセル烹很の瀾墑ファミリ≈CrossLink-NX∽をサンプル叫操し幌めた。これまで票憚滔のFPGAと孺べ、パッケ〖ジサイズで1/6と井さく悸劉の極統刨が光い。
哭1 Lattice Semiconductor家アジア呂士臀孟拌の瀾墑マ〖ケティングディレクタのYing Chen會
帽なる井房ˇ你久銳排蝸だけではない。拉墻燙でも1.5Gbpsの汗瓢インタ〖フェイスや、1レ〖ン5GbpsのPCIeインタ〖フェイス、さらに2.5GbpsのMIPI D-PHY8レ〖ンといった光廬シリアルインタ〖フェイスも礁姥しており、カメラからの茶嚨借妄に羹く。
裁えて、LUT∈ルックアップテ〖ブル∷としても寥み哈みビジョン炳脫として輝眷ニ〖ズが呵も驢いLUT 4∈4掐蝸1ビット叫蝸のLUT∷を脫いた。LUT 6だとバッファが絡きすぎるため咳汾なLUT 4を何脫した、と票家アジア呂士臀孟拌の瀾墑マ〖ケティングディレクタのYing Chen會∈哭1∷は揭べる。LUT 4のア〖キテクチャで28nm SOIプロセスをプラットフォ〖ムとしたのは、≈LUT 6が排賈だとしたら、LUT 4はバイクのような咳汾さなので、さまざまな脫龐が倡けるためだ∽とChen會は咐う。
呵奪、判眷したFlex Logics家もLUT 6= 1.6 LUT 4というレポ〖トを叫しており、XilinxやIntel/AlteraのLUT 6ベ〖スのFPGAと孺べ、咳汾なロジックセルだとエッジ炳脫が晾えるとしている。
海攙のプロセスプラットフォ〖ムでは、SOI∈Silicon on Insulator∷菇隴であるため、ソフトエラ〖に動く、慨完拉は100擒笆懼、すなわちソフトエラ〖唯が1/100笆布だという。ソフトエラ〖は極臉腸の抱描俐やICセラミックパッケ〖ジ柒に崔まれる票疤傅燎のアルファ庶叫によって彈きるビット瓤啪エラ〖のことで、排富をリセット(浩彈瓢)すれば攙牲する。們俐や沒晚などの窗鏈な肝俱であるハ〖ドエラ〖とは般い、排富を磊り木しさえすれば攙牲する。いわばフリ〖ズした箕がソフトエラ〖である。
裁えて、SOI菇隴はドレイン-ソ〖ス粗のリ〖ク排萎が井さいため、久銳排萎も你い。4它ロジックセル鎳刨の憚滔の戮家瀾墑と孺べ、久銳排蝸は略怠箕で75%你いという。ICパッケ〖ジ燙姥が戮家の15∵15mmと孺べ、1/6しかない。
哭2 28nm SOIプロセスのCrossLink-NXの答塑菇喇 叫諾¨Lattice Semiconductor
この瀾墑CrossLink-NXは、17Kと40Kのロジックセルを積つ企つの瀾墑からなる。いずれも掐叫蝸嬸尸は漓脫攙烯で侯っており、光廬にしている。哭2のようにロジックセルやDSPコアに裁え、ハ〖ドウエアのPCIeインタ〖フェイスや、MIPI D-PHYインタ〖フェイス、光廬な汗瓢數及でプログラマブルな12寥のI/Oインタ〖フェイスなどを肋けており、嘲嬸との奶慨廬刨を懼げている。さらに光廬の彈瓢攙烯も肋けており、3msでI/Oを彈瓢し、8msでデバイスを彈瓢する。
40KロジックセルのCrossLink-NV-40と、17KロジックセルのCrossLink-NX-17の瀾墑はそれぞれ、腮攤にマクロセルの絡きさが佰なっているが(哭3)、嘲燒けメモリを蝗わない眷圭にはRAMブロック推翁が2.5MビットのNX-17瀾墑、メモリを嘲燒けして輸動したい眷圭には1MビットのNX-40瀾墑が羹く。寥み哈みメモリブロックはNX-17が0.4Mビット、NX-40は1.5Mビットである。これからのAI夸俠借妄を斧盔えて、ロジックセルあたり170ビットの柒壟メモリを崔んでいる。
哭3 CrossLink-NXファミリの2墑鹼 叫諾¨Lattice Semiconductor
FPGAをプログラムするための倡券ツ〖ルのラティスRadiant 2.0は、ウェブからダウンロ〖ドできる。オンチップデバッグが蝗いやすく、タイミング豺老ツ〖ルやEDO∈Engineering Change Order∷エディタを烹很し、シグナルインテグリティも豺老できる。ダイナミックにアクセスして、ビットを恃えることもできるという。
