Xilinx、畝光甸2.5D-LSIの鏈似を湯らかに
Xilinxは、光刨なLSIは鏈てFPGAで寥むのではなく、ソフトウエアベ〖スのマルチコアCPUや、ダイナミックに浩菇喇材墻なハ〖ドウエアエンジン、AI漓脫夸俠攙烯、DSP、DDR RAM、件收攙烯、I/Oなどを礁姥する≈畝光甸LSI∽ACAP∈Adaptive Compute Acceleration Platform¨努炳房遍換裁廬プラットフォ〖ム∷の晾いを湯らかにした。
哭1 Xilinx家CEOのVictor Peng會
これは、悸劉妨輪懼はシリコンインタ〖ポ〖ザを脫いた2.5肌傅LSIそのものであるが、これからの絡憚滔LSIの數羹として、CPUとDSP、AIエンジン、そしてFPGAを礁姥することでほとんど鏈ての怠墻を悸附できるようになる。繞脫でありながらプログラム材墻な光廬エンジンとなる。この光甸な染瞥攣を倡券したのは、もはやFPGAの柴家ではなく、デ〖タ曲券に灤炳できる柴家を回羹するためだ、と海鉗のはじめにCEOに艦扦したVictor Peng會(哭1)は揭べた。
捏捌されたACAPに礁姥される攙烯ブロック∈哭2∷を疽拆しよう。絡きなブロックは4つある。辦つはスカラ〖借妄エンジンと鈣ぶ、いわゆるCPUである。ここにはArm Cortex-A72アプリケ〖ションプロセッサと、Arm Cortex-R5リアルタイムコントロ〖ラを烹很している。いわばソフトウエアプログラミングでカスタマイズする、やや光甸なCPUである。このLSI鏈攣を擴告する攙烯がCortex-R5である。
哭2 Xilinxが捏捌した2.5D-ICのACAP 叫諾¨Xilinx
そして、VARSALと鈣ぶ努脫房ハ〖ドウエアエンジンは、漓脫の遍換攙烯を侯るためのハ〖ドウエア攙烯である。ここはFPGAを答塑とする漓脫IP攙烯であるが、呵絡3改の漓脫攙烯を徒めFPGAで菇喇しておき、瓢侯面にその漓脫攙烯を磊り侖えることでダイナミックな浩菇喇攙烯を悸附するという條だ。このIPは、井さな怠常池漿のアプリケ〖ションや浩網脫材墻なロジックなどをタイムシェアリングのように界肌磊り侖えていく。眷燙に炳じてアダプティブに磊り侖えればよいため、アダプティブ∈努炳房∷ハ〖ドウエアエンジンと鈣んでいる。ちなみにVARSALという鈣び嘆は、驢屯拉を罷蹋するVersatileと繞脫拉を罷蹋するUniversalを圭わせた隴胳である。
話つ謄がDSP∈デジタル慨規借妄∷エンジンである。DSPは、姥下遍換漓脫のマイクロプロセッサだが、光刨なモデルを眶猛遍換するのに蝗うことが驢い。奶慨答孟渡のモデムのアルゴリズムを紛換したり、極尸漓脫に慮ち惟てたモデルを紛換したりするため、32ビット∈帽籃刨∷ないし64ビット∈擒籃刨∷のように籃刨の光い赦瓢井眶爬遍換が材墻であるだけではなく、カスタマイズされたデ〖タパスを你いレイテンシで緯刨の嘿かい擴告が材墻だとしている。
煌つ謄が夸俠漓脫のAIエンジンである。AIの夸俠と光刨な慨規借妄に羹いた、光スル〖プットで你レイテンシ、光い排蝸跟唯を潑墓としている。Xilinxはディ〖プラ〖ニングの夸俠プラットフォ〖ムを緘齒けている面柜Deephi家を海鉗の7奉に傾箭しており、Xilinxは傾箭笆漣からこのスタ〖トアップ(2016鉗肋惟)に叫獲していた。しかもDeephiは夸俠アクセラレ〖タをFPGAで悸劉していたので、糠しいACAPにも極臉に艱り哈むことができた。CaffeやTensorFlowなどのフレ〖ムワ〖クで池漿したデ〖タをこのAIエンジンでコンパイルしてSoCに悸劉できる。
AIエンジンは、事誤借妄する眷圭にはSIMD∈Single Instruction Multiple Data∷炭吾で乖誤遍換を乖い、VLIW炭吾でスケジュ〖リング擴告する。AIエンジン柒の稱鹼ベクトルプロセッサコアはメモリとセットになっており(哭3)、怠常池漿ではこの井さなベクトルプロセッサとメモリの灤の攙烯で菇喇され、畝事誤で遍換していく。
哭3 礁姥したAIエンジンのIPコア 叫諾¨Xilinx
件收攙烯として、インタフェ〖スではPCIeのGen4∵16や、AXI-DMAなどを烹很している。メモリとしてはDDR4-3200やLPDDR4-4266などのDRAMや、DRAMアレイチップを3肌傅ICとして儡魯されたHBM∈High Bandwidth Memory∷を烹很できる。さらに100Gbpsのマルチレ〖トのイ〖サネットや芭規步エンジンも烹很できる。もちろん、32Gbpsないし58Gbpsの光廬インタフェ〖スPAM4も脫罷する。呵光廬の112Gbpsも脫罷するがこれは7nmプロセスで悸附する徒年となっている。
さらに、海稿の5Gワイヤレス奶慨羹けのモデムや肌坤洛GPS羹けのRF-ADC/DAC、デジタルアップコンバ〖タとダウンコンバ〖タも柒壟したRFシグナルチェ〖ンIPも潔灑する。そして、稱攙烯ブロックをつなぐ芹俐はバス數及ではなく、スイッチで磊り侖えるようなNoC∈Network on Chip∷數及を艱る。このNoCのIPは迫極に倡券したもの。帽なるリピ〖タを崔むのではなく、ヘテロなエンジン鏈攣のア〖ビトレ〖ション∈デ〖タ頂圭を臘妄する慌寥み∷が材墻な菇隴になっている。
呵井潰恕7nmプロセスで瀾隴するこのACAPは、呵光甸の攙烯を礁姥しており、杠狄の妥滇に炳じて攙烯を磊り尸け、さらに浩網脫できるフォ〖マットを艱る。
