図1　AMDが開発したHBMメモリ�W(w┌ng)��の2.5D-IC　出�Z：AMD

AMDは、HBM（High Bandwidth Memory）と�}ぶ積み�_ねるDRAMをTSV（Through Silicon Via）でつないだICと、CPU/GPUなどを集積したSoCを、インタポーザを介して接��する2.5次元�\術を発表した。CPUやGPUに�j(lu┛)容量DRAMを1チップ集積することは経済的に�T味がない。またDRAMを遠く�`して配��すると、配線負荷が�_くなり�]度は�屬�らず、消�J電��も�\す。例えば、グラフィックス�W画作業を行う場合、これまではGDDR5が使われてきたが、GDDR5のバンド幅を広げGbpsと高�]になると、消�J電��は��容できないほど�\�j(lu┛)してしまうという。このためHBM（広いバンド幅のDRAM）をCPU/GPUの�Zくに配��して広いバスでつなぐことが高性�Ε灰鵐團紂璽謄�ングの最適解となる。��に、スタックしたメモリを御CPU/GPUを�Zづけて配��する(図1)と、1W当たりのハンド幅を�j(lu┛)きくできる。すなわち電��効率を高められる。

AMDは、インタポーザを�W(w┌ng)��する2.5Dの量��システムを��湾のASEと�f国のAmkor、��湾のUMCと共同で開発した。HBMチップはTSVでシリコンを楉未気察⇔��Cにはマイクロバンプで次のHBMチップをつなぐ(図2)。この構�]は、高バンド幅のHBMとCPU/GPUを接��するためのインタフェースをロジック�v路で構成し、そのロジックチップをHBMメモリの下に配��する。HBMはインタポーザを通じて、CPU/GPUを接��する。AMDは、HBMの最初の完成した仕様と試作��を�f国のSK Hynixと共同で定�Iし開発した。

図2　HBMメモリとロジックをTSVとマイクロバンプで3次元化、インタポーザで2.5D-ICシステムを構築　出�Z：AMD

HBMの最�j(lu┛)のメリットとなるバンド幅は、1024ビットと�j(lu┛)きく、GDDR5の32ビットと比べ32倍も広い。また、クロック周�S数は、GDDR5が最�j(lu┛)1750MHz（7Gbps）と�j(lu┛)きいが、HBMのそれは500MHz（1Gbps）と下げ、消�J電��を抑えている。この�T果、GDDR5ではチップ当たりのバンド幅は28GB/sだが、HBMスタック当たり100GB/s以�屬箸覆襦�ワット当たりのGB/sは、GDDR5が10.66GB/sに�瓦靴董�HBMスタックでは35GB/sになり3倍以�崚杜�効率が高まる。

また、コンピュータシステムの小型化にもなる。HBMでは4チップのDRAMをスタックすると5mm×7mmと小さいが、同じ1GBの容量を��来のGDDR5で配��すると、24mm×28mmと�C積を94%��(f┫)少できる。CPU/GPUチップとメモリを搭載したプリント�v路基��で比較すると、モジュール�C積は半分以下になる(図3)。

図3　電��効率の高い2.5Dシステムは小型にもなる　出�Z：AMD