TSVを使った新型メモリHMCの詳細がまもなく��らかに
DRAMのデータレート（バンド幅）を1ピン当たりDDR4の8.5倍�]いHMC（Hybrid Memory Cube）の���Sが��らかになった。HMCは、TSV（Through Silicon Via）を使ってDRAMチップを�eに積み�屬欧�3D-ICの�k�|で、基地局やデータセンターなどに向け消�J電��を�屬欧困帽��]性を�uるRAMメモリである。詳細は3月25日に開��されるSPIフォーラム「3次元実�△悗量O」で��らかになる。
HMCの登場により、高�]メモリとしてのWide I/O�擬阿�TSVメモリがすっかり色あせてしまった。HMCは、性�Δ箴嫡J電��などが最先端のDDR4や、期待されたはずのWide I/Oメモリよりも格段に改��される。DDR3-1600（データレート1600MB/s）やDDR4-3200（同3200MB/s）と比べ、高�]性は言うまでもないが、信�ｿ堯�動作中の消�J電��、ボード�C積なども格段に良い。2月��にCadence Design Systemsが開��したMemCon Japan 2015でその��要が発表された。例えば1ピン当たりのデータレートは、DDR3Lの10.2倍、DDR4の8.5倍�]い。消�J電��はエネルギー効率で表現するなら1ビット当たりDDR3Lの1/3、DDR4の約1/2、何よりもボード�C積は1桁以�崗�さく、それぞれの5%、6%しか��めない。ボード�C積を小さくできるのはピン数を��らせるからだ。信�･團鷽瑤�DDR3Lの1/10、DDR4の1/9しか��要としない。
基地局で使��する応��例として、ネットワークプロセッサ周りのバッファメモリ（400Gbps）システムを�[定してみよう。現在最先端の基地局では40Gbpsが動作したばかり。3月9日には日立��作所は400Gbpsの伝送実�xに成功したとニュースも入った。スマートフォンでYouTubeなどの動画を楽しむ人が�\えれば�\えるほど通信トラフィックは�\えていくため、��線のバックボーンは40Gbpsから100Gbps、さらに400Gbpsへと拡張せざるを�uない�X況にある。携帯電�B基地局の高�]化は今後も進む。
さて、400Gbpsのスイッチシステムでは、ネットワークプロセッサの4辺に最先端のDDR4-2400メモリを�Q辺18個、���陲�72個配��している。ピン数は1896ピン、消�J電��が49W、メモリの�C積は8,532mm2となっていた。このシステムにHMCを使うなら1個ですみ、総ピン数は276ピン、消�J電��は32W、メモリの設���C積961mm2となり、��て�jきく改��される。
ただしHMCでは�x販のDRAMチップ（ダイ）を積層してTSVでつなぐわけではない。�Qメモリチップはメモリアレイとなっており、�Qメモリアレイを16個のボールト（vault:�Q��、保管の�T��）に分割する。メモリアレイは8層なり9層なり��要な総数だけ積み�屬押��QボールトをTSVで総数分、接��する。最下層には、�Qボールトを�U御するためのボールトコントローラチップがある。ここに�Qメモリボールトを�U御するだけではなく、BIST（Built-in Self-Test）や誤り�ﾙ�･リペアなどの�v路も含んでいる。これら16個のボールトは16個のメモリチャンネルがあることに相当する。積層したメモリとコントローラを複数個、同�kパッケージに格納できる。
実際に使う場合は、ホストプロセッサがリクエストを発行し、HMCが応答を返す。��来のDRAMとは違い、パケットベースで通信する。パケットのコマンドにはREAD、WRITE、Atomics、Error Responsesなどがある。READとWRITEは同時にできる。HMCの詳細は、3月25日に東�B御茶ノ水ソラシティカンファレンスセンターで開��されるSPIフォーラム「3次元実�△悗量O」において、Micron Technologyの朝倉��智��が発表する。
