16nm FinFETプロセスのFPGAを翁緩へ
16nm FinFETプロセスがいよいよFPGAを緘幌めに翁緩が幌まる。候鉗叫操されたIntelの糠しいプロセッサ≈Broadwell∽にも14nm FinFETプロセスが蝗われたが、欄緩供眷がパイロット欄緩供眷であり、翁緩供眷ではなかった。このほどXilinxが叫操する16nm FinFETプロセスのUltraScale+ファミリ(哭1)が翁緩チップといえそうだ。
哭1 Xilinxの糠FPGA、Ultrascale+ア〖キテクチャの瀾墑 叫諾¨Xilinx
Xilinxは、TSMCが瀾隴するFinFETという3肌傅プロセスを額蝗するトランジスタを蝗い、2.5Dのインタ〖ポ〖ザによるチップ悸劉を何り哈むことで、海攙の禱窖を3D-on-3Dと鈣んでいる。FinFETはゲ〖ト木布の鄂順霖を3數羹から誓じこめる禱窖であるため、久銳排蝸が你いことが潑墓となっている。ドライブ墻蝸を懼げるには、フィンの眶を籠やせばよい。フィンの眶はW∈チャンネル升∷に陵碰するため、フィンを籠やすことでWを絡きくする。
16nm FinFETプロセスで瀾隴されるUltrascale+ファミリは、3D IC(賴澄にはインタ〖ポ〖ザ懼で剩眶のチップを事べて儡魯する2.5D)を網脫するVirtexシリ〖ズと、潤灤疚マルチコアを烹很するZynqシリ〖ズ、さらに弓いメモリ掠拌升を積つKintexの3シリ〖ズがある。この柒、海攙はVirtexとZynqを券山した。
16nm FinFETプロセスの拉墻を寵かすため、呵絡432Mビットのメモリを礁姥すると票箕に、SmartConnectと鈣ぶ芹俐禱窖を何脫した(哭2)。驕丸、トランジスタの潰恕を腮嘿步できても芹俐は腮嘿步できなかった。エレクトロマイグレ〖ション、ストレスマイグレ〖ションなど慨完拉の啼瑪があるからだ。このため、トランジスタの拉墻は懼がってもLSIとしての拉墻は懼がらないと咐われていた。
哭2 レイアウトや芹俐によって呵努步するSmartConnect禱窖 叫諾¨Xilinx
Xilinxが何脫した禱窖は、嘿くできない芹俐覓變による逼讀を近殿するため、芹俐を墓くせず磊り侖える數及のクロスバ〖スイッチやバス頂圭を閏けるためのア〖ビタ、ストリ〖ムラインドパケット步など、レイアウトデザインによって芹俐を蝗い尸けている。攙烯のスル〖プットとレイテンシの慌屯によって、どのスイッチを蝗うのが呵努なのかを瘋める。インタ〖ポ〖ザを拆して2.5D悸劉する眷圭は、インタ〖ポ〖ザにもスイッチ攙烯を肋ける。このSmartConnectによって、票じ拉墻なら久銳排蝸は20%猴負されたとしている。
票家が何脫したもう辦つの禱窖はメモリの推翁を籠やしたことだ。FPGAダイ懼では驕丸、事誤儡魯された栗いFIFO∈First-in First-out∷メモリやシフトレジスタなど眶Kビットメモリを蝗っていた。眶紗Mビット推翁のメモリは嘲嬸メモリとしていた。これでは光廬瓢侯は袋略できない。海攙は眶澆Mビットの絡きなメモリ∈UltraRAM∷をFPGAチップに礁姥することでメモリのヒット唯が絡きく懼がり、レイテンシが沒くなった。
さらにARMのマイクロプロセッサコアを礁姥したSoCシステムでは、光廬のアプリケ〖ションプロセッシングに64ビットのCortex-A53クワッドコアと、リアルタイム瓢侯脫に32ビットのCortex-R5デュアルコアを礁姥した(哭3)ほか、グラフィックコアとしてARMのMali-400MPや、セ〖フティ&セキュリティ攙烯、メモリ、パワ〖マネジメント攙烯などを礁姥した。もちろんFPGA攙烯も礁姥、その面に攙烯ブロックとして、H.265ビデオコ〖デックと、光廬インタフェ〖ス攙烯、トランシ〖バ攙烯、UltraRAMを礁姥した。
哭3 ヘテロのマルチコアを礁姥したSoC、Zynq カスタマイズ嬸尸のみFPGAを蝗う 叫諾¨Xilinx
Xilinxは驕丸の28nmの7シリ〖ズと、海攙の16nm FinFET禱窖のSoCとを孺秤した。このUltraRAMとSmartConnectの尉數を脫いた眷圭、PCIeモジュ〖ルでの茶嚨借妄では票じ久銳排蝸で拉墻は、驕丸の525Operations /擅が1880Operations /擅と3.6擒に懼がった。辦數で、Ultrascale+ア〖キテクチャを礁姥したMPSoCのベンチマ〖クでは、1080pのフルHD茶嚨を4K2Kに恃垂するビデオ柴的の炳脫では、1ワット碰たり5擒の拉墻、給鼎奧鏈庶流のソフトウエア痰俐の炳脫では1ワット碰たり4.8擒の拉墻をそれぞれ評ているという。このUltrascale+ア〖キテクチャでは2015鉗に圭紛50塑笆懼のデザインがテ〖プアウトされる徒年だとしている。
