Tabula家、FPGA禱窖で奶慨脫ASSPを瀾墑步、プログラムも材墻に
ロジック攙烯を箕尸充に額瓢して井さなチップで絡(luò)憚滔FPGA陵碰のロジックを悸附する勢柜のベンチャ〖Tabula家がIntelの22nm FINFETプロセスを蝗い100Gbpsクラスの瀾墑を3墑鹼倡券した。100Gbpsのイ〖サネットブリッジファミリと4チャンネルの100GigEスイッチ、40Gbpsのレギュラ〖エクスプレッション∈賴憚山附∷アクセラレ〖タの話つ。
TabulaのFPGAは、Spacetimeと鈣ぶ箕尸充でロジックを今き垂えていく數(shù)及のア〖キテクチャ。XilinxやAlteraのFPGAだとチップが絡(luò)きくなってしまうのに灤して、井さなチップサイズで票霹のロジックサイズを悸附するために箕尸充で、ロジックを今き垂えていく。箕癸Taまでレイヤ〖1のロジック、TaからTbまではレイヤ〖2のロジック、という惡圭にロジックを箕尸充で肌」と菇喇ˇストアˇ久殿ˇ浩菇喇を帆り手していく。レイヤ〖を磊り侖えていく箕粗は眶psと沒く、ル〖タを蝗い擴告する。
哭1 Tabula家CMO敷シニアバイスプレジデントのAlain Bismuth會
この迫潑なロジックア〖キテクチャを倡券したTabulaは、このほどFPGA瀾墑というよりもASSPと鈣ぶべき光廬の奶慨パケット借妄のソリュ〖ションにフォ〖カスしていく。話つの瀾墑凡は、このままでも蝗えるASSPであるが。ユ〖ザ〖ロジックもあり、蓋年した奶慨脫ASSPは≈ロジックの20%鎳刨しか蝗っていないため、FPGAでカスタマイズももちろんできる∽と票家CMOでシニアバイスプレジデントのAlain Bismuth會(哭1)はいう。
哭2 スイッチ倡券ボ〖ド
これらの瀾墑を疽拆する。まず、100Gbpsのイ〖サネットブリッジは、12チャンネル∵10Gビット/擅の慨規(guī)を100Gbpsのシリアル慨規(guī)に恃垂し、その嫡も乖う。このABAX2P1チップを蝗い、スイッチ倡券ボ〖ド(哭2)を捏丁する。このチップは、100Gbpsの肌坤洛ル〖タやデ〖タセンタ〖羹けのスイッチ脫を晾っている。100Gbpsと端めて光廬にビデオなどの慨規(guī)を流減慨する脫龐では、各帕流が澀寇になる。このため、Intelが倡券したシリコンフォトニクス禱窖による各ファイバ流減慨モジュ〖ル∈哭3∷を網(wǎng)脫する。各ファイバは墓さ300mまでサポ〖トする。
哭3 Intelが倡券した流減慨各ファイバモジュ〖ル シリコンフォトニクス禱窖を網(wǎng)脫
企つ謄の瀾墑は、100Gbpsの慨規(guī)を4チャンネル尸スイッチするシングルチップの瀾墑。これもABAXP1ソリュ〖ションをプログラムしてASSP弄なスイッチ瀾墑に慌懼げたもの。これはフレ〖ム帽疤で奶慨の罷蹋を積つレイヤ〖2からLAN票晃のスイッチ擴告を乖うレイヤ〖3、さらにTCP/UDPヘッダのポ〖ト戎規(guī)を傅にパケットの萎れを擴告するレイヤ〖4のスイッチに魂る辦息のスイッチをサポ〖トする。稱100Gbpsを流減慨するポ〖トを4改積ち、ポ〖ト粗のレイテンシは500nsと沒い。
話つ謄の瀾墑40GbpsのRegEx∈賴憚山附∷アクセラレ〖タは、ネットワ〖クセキュリティの看隆嬸という舔充を蔡たす。これはパケット墓をチェックして答潔パタ〖ンとマッチングさせる數(shù)恕を蝗って、クロスパケットをチェックする。1Mの答潔ル〖ルを積つ。スル〖プットは40Gbps。この瀾墑はパケットやデ〖タのスイッチングを乖う呵介の企つの瀾墑と寥み圭わせて、パケットのセキュリティをチェックするもの。
瀾墑は話つともデ〖タセンタ〖や絡(luò)きなサ〖バを灑えたデ〖タ蛤垂、パケット奶慨のスイッチやル〖タなどに蝗脫するハイエンドな睛墑である。絡(luò)憚滔FPGA陵碰の井燙姥FPGAの輝眷として、奶慨インフラや緩度脫龐を晾っていく。
