ザイリンクスがハイエンドのFPGA、Virtex-7HTで28Gbpsの帕流悸賦に喇根
勢ザイリンクスは、ハイエンドのFPGAであるVirtex-7 HTを蝗い、28Gbpsという、畝光廬のシリアルトランシ〖バの拉墻を悸沮した。1チップでこのような光廬のシリアルトランシ〖バは、これからのインタ〖ネットのトラフィック籠絡(luò)に灤炳した、100×400Gbpsのバックボ〖ン奶慨システムを悸附するために澀妥となる。
哭1 28Gbpsトランシ〖バのアイパタ〖ン
YouTubeの橙がりやインタ〖ネットテレビの光豺嚨刨步など、ブロ〖ドバンドの炳脫が弓がると鼎にデ〖タセンタ〖やバックボ〖ンの奶慨システムもパンクしないように掠拌升を弓げる澀妥がある。いたちごっこではあるが、炳脫の橙絡(luò)ⅹ弓掠拌步、の渴鷗はまさにとどまるところを夢らない。ネットワ〖クシステム措度のシスコシステムズ家の拇漢では2014鉗にひと奉碰たりのトラフィック翁が鏈坤腸で64EB∈エクサバイト:1EBは10の18捐バイト∷にも茫する斧哈みだという。奶慨度莢やデ〖タセンタ〖、クラウド度莢たちはトラフィック翁の籠絡(luò)に灤借する數(shù)恕を甫墊面だ。2011鉗冊ぎに960Gbpsの奶慨システム、2014鉗笆慣には1.9Tbpsという光廬のマルチテラビットシステムが滇められている。
光廬のデ〖タレ〖トが妥滇される辦數(shù)で、劉彌の絡(luò)きさは拜積することが滇められる。すなわち久銳排蝸を布げなければならない。このため劉彌柒の答饒ボ〖ド1改の絡(luò)きさは井さくしながら票じ久銳排蝸を瘦つようにデバイスをより驢く蝗って拉墻を懼げるという緘恕を脫いる。毋えば100Gbpsのボ〖ドを4綏で400Gbps、鏈久銳排蝸60Wなら、800Gbpsのシステムを悸附するためには、答饒のピッチを染負し60Wを拜積する。100Gbpsのボ〖ドを1綏悸附するためには、25Gbpsのデバイスを4チャンネル礁姥し、それを8綏にして400Gbpsを肋紛する。鏈嬸で32チャンネルとなる。100Gbpsのラインカ〖ドを侯る毋として、28Gbpsで4チャンネルのトランシ〖バを灑え、ASICなどの俠妄遍換借妄を崔むラインカ〖ドにVirtex-7 HTを蝗う。
哭2 CFP∈Centi-formfactor pluggable∷2と鈣ばれるラインカ〖ドで悸附
ただし、附悸の攙烯として、ロジックデバイスとCFP2オプティックスを馮ぶトランシ〖バではアイパタ〖ンが澆尸に倡いているか、がカギになる。このためには疤陵ノイズであるジッタ〖をできるだけ你く娃えることが滇められる。10Gbpsの慨規(guī)帕流では1ビットの升は100psなので、呵絡(luò)嘎釣推できるジッタ〖は35psまでだが、28Gbpsとなると腆12psまでとなる。海攙悸沮した帕流悸賦ではランダムジッタ〖が350fs、鏈ジッタ〖は6psだとしている。しかも海攙はテストチップで悸賦したため、悸蝸猛となるともっと布げられる、という。ビットエラ〖唯∈BER∷の悸蝸は10の-15捐笆布だという。評られた拉墻箕での久銳排蝸は湯らかにしない。
ジッタ〖を布げるため、ザイリンクスはデジタルPLLを何脫せず、ノイズの警ないLCタンク券慷のアナログPLLを脫いた。裁えて、補刨恃步などに灤する慨規(guī)の恃步を拇臘するための極瓢キャリブレ〖ション怠墻攙烯を肋けた。これは減慨婁でプリント答饒の潑拉をダイナミックにしかもアダプティブに拇臘する怠墻だとしている。さらにアナログとデジタルの攙烯を尸違するバリヤを肋け、ノイズを5×15dB負らした。アイパタ〖ンを拜積するための流慨婁のプリエンファシス攙烯、減慨婁のイコライズ攙烯を肋けていることは咐うまでもない。流減慨する慨規(guī)は汗瓢攙烯で瓢かしている。
山1 Virtex-7 HTの肩な慌屯
このFPGAに脫いたプロセスは呵黎眉の28nmプロセス。プログラムするためのソフトウエアはすでに掐緘材墻で、デバイスの叫操は2012鉗漣染を徒年している。
