糠しい輝眷倡麥が材墻になったFPGA度腸、チャンスと都耙が駛賂(1)
FPGAビジネスが恃似してきている。勢ザイリンクスとアルテラという2動が凌ってきた驕丸の輝眷でも久銳排蝸を懼げずに拉墻ˇ怠墻を懼げていく數(shù)羹に恃わり、マ〖ケティング咆蝸肌媽ではロ〖エンド輝眷にも咯い哈めることがわかってきた。この2攙にわたるFPGAレポ〖トでは、まず驕丸のハイエンド輝眷、さらに糠憚のロ〖エンド輝眷を斧ていく。
籃刨を恃えられる捐換達を烹很したStratix-5 叫諾¨アルテラ
ハイエンド輝眷に羹け、アルテラは籃刨を9∵9ビットや18∵18ビット、18∵25ビットなどと恃えられる捐換達を驢眶烹很した糠しいFPGA、Stratix-5ファミリ〖を券山、その炳脫、晾いについて、勢Global Press肩號のe-Summit2010で券山した。≈蓋年籃刨の捐換達だと、光拉墻なワイヤレスステ〖ションや煩脫レ〖ザ〖、板脫茶嚨借妄、雌渾ビデオなどの炳脫ではコストと久銳排蝸を懼げずに拉墻を懼げることはできない∽と票家マ〖ケティング么碰シニアVPのDanny Biran會は們咐する。
FPGAはハイエンド炳脫とはいえ、拉墻を懼げれば久銳排蝸やコストを懼げてもよいという條ではない、と票會はいう。糠しい炳脫に灤して、籃刨の光い紛換借妄を鏈ての攙烯で澀妥とされる條ではない。Stratix-5では、18∵18ビットの捐換を答塑とする捐換達を3,680改も礁姥しているが、FPGAの捐換達ブロックはソフトウエアで9∵9菇喇や18∵25菇喇に恃えることができる。
アルテラのシニアVP Danny Biran會
これまでビデオ炳脫では、9∵9ビットの捐換で澆尸だったSD憚呈のテレビはHDになり12∵12ビットへ、4KのフルHDとなると18∵18ビットへと渴步してきた。ワイヤレスベ〖スステ〖ションでも18∵18ビット捐換が澀妥だった3GやLTEから4GとなるLTE Advancedになると27∵27ビットの捐換が妥滇される。煩脫レ〖ダ〖でもかつては濃怠を斧つけるだけで18∵18ビット捐換だけで貉んだが、剩眶のタ〖ゲットを斧つけたり、それらを納雷したり、孟懼のマッピングやシ〖スル〖怠墻を材墻にしたりするような怠墻まで烹很するようになっている。このため眶1000駱のトランシ〖バモジュ〖ルや眶100駱のサブチャンネルモジュ〖ルを蝗う。しかも赦瓢井眶爬遍換という光籃刨な紛換も滇められる。
票家はStratix-5シリ〖ズをパワ〖リミットのMore than Moore瀾墑と疤彌燒けている。3,680改の捐換達に裁え、100它笆懼の俠妄エレメントを烹很、50Mビット笆懼のRAMなども礁姥した。この28nmのFPGAでは、ソフトウエアロジックに裁え、票家のFPGAをASICにそのまま皖とせるHardCopyブロックを寥み哈んだ。コスト籠裁を娃えるためにIC鏈攣のフルマスクセットを蝗わず、漣坤洛の40nmデザインからメタルレイヤ〖を警し餞賴するだけですむようなマスクセットに恃えた。2011鉗の媽1煌染袋にサンプルを叫操する徒年である。
肋紛ツ〖ルもビデオ肋紛のフレ〖ムワ〖クや、MatLab/Simulinkモデルを烹很したDSPビルダ〖ツ〖ル、マトリックス遍換やサインコサイン遍換などの赦瓢井眶爬遍換IPコアなども脫罷している。ハイエンドのDSPで菇喇していたレ〖ダ〖システムやLTEカ〖ド、光廬シリアルI/OなどをFPGAで捏丁することでコストˇ久銳排蝸を娃えて拉墻を懼げるシステムを菇蜜できるとしている。
ザイリンクスのFPGAでSoC倡券ツ〖ルを泣惟攫鼠が券卿
FPGAは、ICを炳脫怠達に木儡蝗うというよりも、システムLSIあるいはSoCを侯るためのハ〖ドウエア浮沮に蝗うためのブレッドボ〖ド洛わりという蝗われ數(shù)をしてきた。アルテラのライバルであるザイリンクスのVirtex-6を烹很した、システムLSI肋紛浮沮脫の倡券ツ〖ルVirtualTurbo-IIIを泣惟攫鼠奶慨エンジニアリングが券卿した。このツ〖ルを蝗えば、肋紛したSoCが附悸に瓢くかどうかの肋紛浮沮を乖うことができる。
泣惟攫鼠奶慨が捏丁するSoC浮沮システム
システム肋紛が姜わりRTLレベルを叫蝸するとすぐに、ソフトウエア肋紛とハ〖ドウエア肋紛∈ネットリストから濕妄肋紛など∷に敗る條だが、ハ〖ドˇソフトの定拇浮沮やLSIハ〖ドウエア攙烯嬸尸の浮沮、MatLab/SimuLinkをつかったモデル步やシミュレ〖ションも材墻である。SystemCシミュレ〖ションによる簿鱗プロトタイピングでは、CPUモデルやメモリ〖モデル、件收俠妄モデル、バスモデル、件收I/Oモデルなどはすでに脫罷してあり、インタ〖フェ〖スモデルだけをVirtualTurbo-IIIを蝗いFPGAプロトタイピングで浮沮すればよい。
このVirtualTurbo-IIIは炳脫によってゲ〖ト眶がもっと澀妥な箕は、にVirtex-6 LX760を4改あるいは2改烹很したFPGAモジュ〖ルを納裁する。4改の眷圭は光廬のスイッチICを蝗いFPGAを儡魯している。また、2改FPGAとDDR3メモリ〖モジュ〖ルを2改とFMCコネクタカ〖ドを烹很したFPGAモジュ〖ルは絡(luò)推翁メモリ〖や光廬インタ〖フェ〖スの浮沮に蝗う。
