Opteron 6100シリーズの外形(左は表�C、��は裏�C)

Opteron 6100は、45nmのSOIプロセスを使ってグローバルファウンドリーズが���]したものだ。今�vはHigh-kゲート材料、メタルゲートはまだ使ってはいないが、32nmプロセスでは使うことになると、同社サーバー/ワークステーション�靆腑咼献優抗�発ディレクタのJohn Fruehe��は言う。

このプロセッサは1辺が数cmのマルチチップモジュール（ソケットG34と�}ばれる1944端子のLGA：land grid array）で構成されており、シリコンは346mm2のCPUチップを2個搭載している。この2チップ構成で合��のCPUコア数が12あるいは8コアとなっている。

このプロセッサ実現のカギは、もはや���]�\術でも、コンピュータアーキテクチャでもない。キャッシュ構成やパイプライン段数などはこれまでの最高�\術を使っているだけにすぎない。もちろん、1W当たりの性�Α弊���/W）はこれまでの2.2倍以�屬塙發い里任呂△襪�、セールスポイントは消�J電��が低く、性�Δ�高いことではない。むしろ、低コストでこの高性�Αδ秕嫡J電��を実現したことだ。

例えば、2ソケット構成（ICを2個並�`構成）の場合に、12コアのCPUではSPECintもSPECfpも同社の��来の6コアCPUと比べても2倍の性�Δ魴eつが、�D数演�Qで同じ性�Δ塁x販��と比べると、価格は1165ドルと3割も�Wい。また浮動小数点演�Qではこの�x販��より価格が3割�Wいだけではなく性��/Wも20%高い。

ダイレクトコネクト2.0のアーキテクチャ

これほどの性��/W/コストを実現した�\術は、コンピュータアーキテクチャではなく、CPUとCPU、あるいはCPUとメモリーとのやり�Dりを高�]にするための�\術ダイレクトコネクト2.0を導入したことだ。この�\術はボトルネックとなりがちなインターフェースをスムーズにデータを転送させることでコンピュータの性�Δ��屬欧襪發痢ｒ�来のバス��(sh┫)式とは違い、まるで通信交換機のクロスバースイッチのようにCPU同士、メモリーとのやり�Dりをスムーズにできるようなアーキテクチャである。この構成をとることでCPUとメモリー間の�]度は50%向�屬掘�CPU同士の�]度は33%�屬�った。

メモリーチャンネルは4本�eち、それぞれ72ビットバスで低電圧DDR-3をサポートしている。この�T果CPU当たりのメモリーバンド幅は最�j(lu┛)42.7GB/sになる。CPU同士の接��にはHyperTransportバスを4本���Tした。このバス1本には16本のリンクと�}ばれるポートがあり、1リンク当たりのデータデートは最�j(lu┛)6.4GT/s（Giga Transfer per second）という。GT/sという単位は、バス幅などによってデータレートが変わるため、インテルなどがこう表現しているようだ。

ダイレクトコネクト2.0アーキテクチャはどうやって実現したか。�QCPU内にダイレクトコネクト2.0のポートデータ�U(ku┛)御�v路を内�鼎靴討�り、G34パッケージ内には��別なコントローラを集積していない。このアーキテクチャは高�]インターフェースであるHyperTransportをベースにしたスイッチング�\術だ、とFruehe��は言う。理�y(t┓ng)は��(j┤ng)来性を含む拡張性にある。HyperTransportのノード数を�屬欧信�並�`（massive parallel）のスーパーコンを低価格で作れるからだ。Fruehe��は「��(j┤ng)来は��並�`コンピュータと同様、ノード数を高めていくが、あまり�Hすぎるとレイテンシが深くなるため、ノード数の数と処理�]度のバランスがカギとなる」としている。