3肌傅SiP礁姥步禱窖がシステム啼瑪艱り寥みに羹かい幌めた
シリコンチップを3肌傅に腳ね圭わせて、辦つのICパッケ〖ジに礁姥する禱窖、3肌傅SiP禱窖が糠しいフェ〖ズに掐った。TSV∈through silicon via∷と鈣ばれる從奶排端、それに燃うエッチング、排端逢雖めといったこれまでの瀾隴プロセスに廄爬が碰たっていた3D礁姥禱窖の炳脫が斧え幌め、肋紛や慨完拉刪擦、テストへとシステム弄な弓がりを斧せてきた。ASET∈畝黎眉排灰禱窖倡券怠菇∷が肩號(hào)したInternational 3D System Integration Conference (3D SIC) 2008においてこういった飯羹が斧えてきた。
介泣呵介の答拇怪遍で、勢(shì)Intel家Microprocessor Technology甫墊疥のShekhar Borkar會(huì)は、3肌傅に礁姥することの呵絡(luò)のメリットがCPUやI/Oの光廬のデ〖タレ〖トに灤して、メモリ〖の覓いデ〖タレ〖ト、すなわちバンド升とのギャップを雖めるためのキ〖テクノロジだと揭べた。しかもI/OピンではGbps碰たりの久銳排蝸はまだ絡(luò)きいため、これも布げる澀妥がある。このための3D悸劉が瘋め緘になるという。毋えば、チップ粗の慨規(guī)は5mm笆懼違れるとインダクタンス喇尸が跟いてきて尸邵年眶弄な慷る神いをするためインピ〖ダンスマッチングの澀妥やシグナルインテグリティが啼瑪となってくる。しかし、チップ粗調(diào)違が2mm笆布だとインダクタンス喇尸を痰渾でき礁面年眶攙烯で艱り胺えるため、光廬步に羹くとしている。
さらにマルチコアやマルチプロセッサシステムではコアとL1およびL2キャッシュとのバンド升を弓くできるため、L2キャッシュとバルクメモリ〖との粗に3Dメモリ〖を烹很すれば、光廬步だけではなく你久銳排蝸步も材墻になり、100Gバイト碰たり25Wだったのが2W鎳刨に箭まると斧姥もっている。Intelは笆漣80コアの事誤プロセッサを券山していたが、そのコアごとに256Kバイトのロ〖カルメモリ〖を積たせるというア〖キテクチャを3Dスタック菇隴で悸附できる。ここに畝事誤マルチコアプロセッサのシステムが欄きてくるとしている。
魯いてベルギ〖IMECのEric Beyne會(huì)は、3D礁姥步ではコストダウンが悸脫步のカギを愛るため、3D悸劉のWLP∈ウェ〖ハレベルパッケ〖ジ∷やワイヤボンドによる驕丸のスタック悸劉、TSVによる悸劉などの孺秤を乖った。その馮蔡、やはりTSVがコスト弄に斧圭うこと、できるだけ從奶功を井さくすることなどを揭べた。TSVの呵絡(luò)の啼瑪は、芹俐のル〖ティングであると回紐した。ル〖ティングはこれまで笆懼に剩花になり、へたをするとメタル霖を納裁したり、チップを絡(luò)きくしなくてはならなくなる恫れさえあるとしている。TSVだけなら、染拍ではなくCuを蝗った20μm鎳刨の泅いウェ〖ハの從奶ビアが光泰刨步できるという。
メモリ〖メ〖カ〖のドイツQimonda家Backend Innovation嬸嚏の肩朗エンジニアであるHarry Helder會(huì)は、メモリ〖3D礁姥步のメリットはメモリ〖のバンド升をさらに弓げることだと揭べた。やはりIntelと票屯な雇えでメモリ〖の3D步を渴めている。票會(huì)は、Qimonda禱窖の拒嘿は廈せないとしながらもCuマイクロバンプが驢ピン步の瘋め緘になるとしている。これはCu排端の懼にSnあるいはSn-Ag圭垛をコ〖ティングしているが、蓋陵瓤炳で排端票晃が馮圭するSOLID∈solid liquid interdiffusion∷禱窖と鈣んでいる。
勢(shì)UCLAのJason Cong會(huì)は、庶錢肋紛懼でTSVは錢を屁がす腳妥な舔充を蔡たすことをシミュレ〖ションで浮沮し、フロアプランニングや驢霖スタック懼のポ〖トのパ〖ティショニング、芹俐の擂り手しデザインなどが錢鳥鉤を雇胃した錢肋紛の回克になることを績(jī)した。
光廬步に灤しては、シリコンのインタ〖ポ〖ザ∈チップを很せる答饒∷の數(shù)羹へ羹かうことを箔排丹供度や緩度禱窖另圭甫墊疥などが回紐している。
ASETは士喇19鉗刨に≈肌坤洛話肌傅姥霖禱窖倡券の黎瞥甫墊∽と疚して3肌傅SiP礁姥步禱窖の拇漢を乖ってきたが、その拇漢馮蔡を3D-SIC姜位稿に券山した。その喇蔡鼠桂を減け、2008鉗刨から3肌傅礁姥步禱窖プロジェクトの奶疚≈ドリ〖ムチップ紛茶∽をNEDOに拷懶し、附哼浮皮面で塑呈弄な3D SiP礁姥步禱窖プロジェクトがまもなく幌まると斧ている。
