MOS�c�Cでの表�C�g乱や不純���g乱は無��するとしても残念ながら、電子は�B�^がゼロなのに走行�]度は�屬�らない。ソースから飛び出してドレインへ向かう場合の初�]がほとんどゼロあるいは�X電子（ボルツマン分布に��う電子の分布）�X��でも、電子はドレイン電�cによって加�]される。しかし、電子のスピードはさほど�屬�らないうちにドレインへ到達してしまう。このためトランジスタの動作�]度も�屬�らないというわけだ。この問��を解��しようとするテーマが国家プロジェクトMIRAIの「新構�]極限CMOS（Ultrascaled CMOS）」である。

チャンネル長が平均�O�y(t┓ng)行��よりももっと長い��来のトランジスタは、ドレイン電�cによって電子は加�]され、�X振動しているシリコン格子とぶつかりながらも加�]度を�\していく。その平均的な�B�^を表す?ji└)駘�量が�‘暗戲未任△�。電子は平均的な�B�^値である�‘暗戲未魴eちながらもドレイン電�cによって加�]され、電子の�]度は�\し�科�なオン電流が�uられるためトランジスタの動作�]度も�屬�る。しかし、チャンネル長が�]くなると加�]されないうちにドレインに到達するため、�科�な電流に達せずトランジスタの動作�]度が�屬�らなくなってしまう。

そこで、�噞�\術総合研�|所　ナノ電子デバイス研�|センターのセンター長である金�冑咀}��(hu━)をリーダーとするU(xi┌n)-CMOSプロジェクトチームは、電子をソースからチャンネルに向けて�R入するときに初�]ゼロではなくバリヤーを作って加�]させながら、チャンネルに�R入しドレインに到達する電子の�]度を�屬欧茲Δ箸垢觜暑]のトランジスタを開発しようとしている。�`�YはCMOSの�~動電流を15%�\��(d┛ng)し、消�J電��を20%��(f┫)らすことである。ただし、�`�Yの消�J電��の低��(f┫)にはゲート材料をメタルに換え、high-k絶縁膜を��い、FINFETやトライゲートなどの立��構�]を採��、ゲートの��電ポテンシャルを��(d┛ng)めるという��(sh┫)策をとっている。

ソース�笋忘遒襯丱螢筺爾魯轡腑奪肇�ー接合を��(li│n)び、CMOSプロセスと互換性のあるNiシリサイドなどでバリヤーの高さを�U(ku┛)御しようとしている。しかし、今のところ��(d┣)�妓�果によってバリヤーが下がるという現��(j┫)が見られ、トンネル効果も��きていることから、まだ最適な設��は出来ていない。ソースからチャンネルを通ってドレイン�Zくにやってくる電子がドレイン端のバリヤーによって量子��学的な反�o(j━)を�pけるのではないかという指�~もある。

神戸�j(lu┛)学土屋��(ji└)教�bにソースおよびドレイン接合���Zにおける量子��学的な反�o(j━)を考慮したモンテカルロシミュレーションを依頼している。最適な設��は現在進行中である。