2016�Qまでの実���\術のロードマップ、JEITAが発表
2007�Q度版日本実���\術ロードマップがJEITA(電子情報�\術�噞協会)から発表された。このロードマップは、半導��プロセスのITRSのロードマップと連携して日本で実�△�LSIパッケージの10�Q先のロードマップを作ったもの。2007�Q度版は、2006�Qから2016�Qまでの実���\術の未来を予�Rしている。
このロードマップ･ブックでは、2016�Qまでの電子機�_の動向から分析し、半導��パッケージング、電子����、プリント配線基��、実�∪��△瞭宛�を予�Rしている。加えて、トピックスとして�\料電池の動向についても触れている。
半導��パッケージング�\術では、�Hピン化と低背化がBGAとQFN、FBGAについて進み、��に�Dり��け高さがQFNは現在の0.65mmから2014�Qには0.4mmに、FBGAは現在の0.8mmから2012�Qに0.5mmへと薄くなると見ている。加えて、ワイヤーボンディングの最小パッド�∨，�、ボンディングワイヤー径、フリップチップのパッドピッチやバンプの高さ、最�jパッド数などのロードマップについても触れている。
半導��LSI����に��めるベアチップ実�△肇ΕА璽魯譽戰�CSPの先行きについても述べられている。2006�Q時点ではベアチップが5%、ウェーハレベルCSPは3%��度しかないが、2016�QにはウェーハレベルCSPは13%にも達すると予�Rする。ただし、ベアチップは7%��度の�Pびにとどまる。半導��デバイスの高�]･高周�S��性への�咾ね弋瓩砲茲�。
さらに今後は����内�鉄韶�や、シリコン楉鵡Δ覆匹龍\術により3次元実���\術が発�tするといわれている。��に、個別のパッケージに実�△気譴織謄好蛤僂澆�LSIを組み合わせて実�△靴�����保証されたMCPやSiPを実現するため、POP（package on package）やPIP（package in package）といった�\術も進�tすると予�Rする。
連絡先： 電子情報�\術�噞協会 ��的基盤�陝�(03)3518-6434
