�Y��化の��格はIEEE0000という形で��格として最終��定する。しかし、��定までに時間がかかる。Accelleraの�k�^でMagma Design AutomationのIndustry Partnership Program DirectorのYatin Trivedi��によると平均3�Qくらいだとしている。今の時代に3�Qの期間は�\術の陳�慍衆奮阿覆砲發里任發覆ぁ�かといって�盜颪粒慍颪砲垢�なかったIEEEが世�cの�Y��化団��になっている以�屐�IEEEを無��するわけにはいかない。そこで、IEEEで最初から議�bするのではなく、「Accelleraでまず��めてからIEEEのワーキンググループへ提案するという形をとる」（Yatin Trivedi��）。Accellraで��めるのに要する日数はわずか30~60日だという。そこからIEEEで最終的に��めるまでに数カ月要するが、以�iに比べれば圧倒的に�]くなり、�Y��化を�k段と�]く進められるようになってとしている。

Accelleraで�Y��化を進めてきた��格には、IEEE1800 SystemVerilogをはじめIEEE1850 PSL (Property Specification Language)、アナログやミクストシグナルなどのLSI�v路を�Wくのに��要な言語の�Y��化だけではなく、最�Zの低消�J電��化のための設��フォーマットやインターフェーステストの統�kなどもある。加えて、相互運��性（interoperability）の�Y��化も進めている。たとえばIPを検証するためのVIPについても、それをどのメーカーも再�W��できるようにするための��動も行っている。

半導��ICの最�Zの�jきなトレンドの�kつである低消�J電��化に�瓦靴討�IEEE P1801 Unified Low Power Format (UPF)をAccelleraで��定し、IEEEに諮っているところで2008�Q後半にはIEEEの��格になるという。SoCロジックのテストに関してもテストデータの圧縮フォーマットIEEE P1450.6.1 Open Compression Interface (OCI)も同様に後半の��定を待っている�X��だとAccellera会長でSun Microsystems社Fronted Technologies & OpenSPARC�靆腑轡縫▲妊�レクタのShrenik Mehta��は語る。

こういった新�\術を�Y��化しなければ、たとえばテストデータを圧縮するのにその圧縮アルゴリズムを開発しても�O社で作るのでは外�Rに作ってもらう場合には�Y��化していなければ時間がもったいない。こういったテストデータの圧縮アルゴリズムなどの�\術を開発してもSoCチップの差異化には何ら�Tびつかない。こういった作業こそ�Y��化して外�Rに依頼できる���Uを作っておくことが�Lかせない。

今のところ�盜颪離帖璽襯戰鵐澄次�半導��メーカー、IPベンダーを中心に27社が参加しているが、日本からはJEITAが参加しているという。