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図1　TSMC 2024 Japan Open Innovation Platform Ecosystem Forum　出�Z：TSMC

チップレットや2.5D/3D-ID先端パッケージの最�j(lu┛)の問��は、�Xによる割れが深刻になることだ。このため、チップ同士を密集して配��することによる割れの�\加を、チップ同士を�`すことでSoCと周辺のチップとの間を�]度や消�J電��と割れとのトレードオフを最適化することで割れ発�擇�抑えられたことを��らかにした。また、100個の�a(b┳)度センサを使って実�Rとシミュレーションとの差が3%未満であったこともわかった。

これは、TSMCが先端パッケージのエコシステムとして3DFabric Allianceを設立してきた成果でもある。��に先端パッケージの設��ツールのエコシステム3Dbloxを2022�Qに設立、Synopsys、Cadence、Siemens EDAのトップスリーEDAベンダーにシミュレーションに��(d┛ng)いAnsysも加えて先端パッケージの設���\術を磨いてきた。��にAnsysの�eつ�X解析シミュレーション�\術が奏功したと言えそうだ。

また、半導��チップの設��にAIを?q┗)���していることも��らかにした。AIの使い��(sh┫)は3段階ある。最初は��(m┬ng)識を�u(p┴ng)るための�мqツール「ノレッジアシスタント」としてLLM（�j(lu┛)��模言語モデル）を使って、設����(m┬ng)識を�\やすこと。これは初心�v向けの応��でが、2番�`の「ランアシスタン」は、やはりLLMを使ってRTLコードをデバッグする。そして最後は、「AIエージェント」を使って�O動的にデバッグする。

実際には、通常のアナログ・デジタルICや先端パッケージ向けの3D-ICでは配��配線��の最適化にAIを使っている。すでにSynopsysやCadenceなどがAIツールを�eっているため、それらを?q┗)���して、�v路ブロックのレイアウト、さらにそれらを�Tぶ配線�\術にもAIを使うことによってPPA（性�Α�消�J電��・�C積）とスペースの最適化を図っている。

例えばN2プロセスノードのチップにおける�C積の最適化では��来の�O動化ツールだと198分かかった�v路がAIを使うことで43分に�](m└i)縮した。約4.6倍の�攵掚が�屬�ったことになる。�b理設��図から�v路図に落とした後、寄������を考慮した場合のPPAがどうなるかをシミュレーションなどで確認した後、レイアウトに落とす場合にAI/ML（機械学�{）を�~使して寄������の影�xを��(f┫)らしPPAをベストにするようなレイアウトに�T��する。ここでスケマティック�v路図とレイアウトとの間の最適化を図る。

設��する�v路によって違いはあるが、AIを使うことによって性�Δ�15~60%向�屬掘⊂嫡J電��は3~25%��(f┫)少、リーク電流は30~40%削��(f┫)できたとしており、�C積は12%��(f┫)少できたという。これまでの�O動設��と比べ、AIマシンによって最適化するのに��要な時間は�](m└i)縮し�攵掚は3~10倍向�屬靴燭箸い�。

TSMCは、LLMによる�收�AIは設��作業の中でもRTL（Register Transfer Level）コーディングやデバッグ、PDK（プロセス開発キット）の�O動化にも使っている。さらにML（機械学�{）でも教師無しの��(d┛ng)化学�{も設��に使い、PDKの�O動化やIPの�O動化などにも使っている。��来の�O動設��によるレイアウトを学�{�iのデータとして、LLMと��(d┛ng)化学�{によってPPAが最適な条�Pになるまでイタレーションを何度も繰り返すわけだが、アナログ�v路設��では40�v、60�v��度で最適値になるという��例をCadenceがルネサスと共同発表している。

TSMCはN2ノードあるいはN3ノードの設��にもAIを採り入れて�攵掚の向�屬魏未燭靴討�り、ますます複雑になるSoCや先端パッケージ時代の設��にはAI/MLがもはや�L(f┘ng)かせなくなるだろう。